一、RTL綜合中的格式判別（論文文獻(xiàn)綜述）
黃康[1]（2021）在《基于FPGA的X射線圖像拼接技術(shù)》文中認(rèn)為隨著電子科學(xué)技術(shù)的不斷發(fā)展,X射線檢測與圖像處理技術(shù)越來越多的被應(yīng)用在軍事、科研、醫(yī)療以及工農(nóng)業(yè)生產(chǎn)等多個領(lǐng)域。X射線檢測作為無損檢測的主要手段之一,可以在不破壞材料和設(shè)備的情況下,方便的檢測出設(shè)備內(nèi)部的信息,可以準(zhǔn)確得知設(shè)備內(nèi)部缺陷的位置和大小等信息。受到X射線檢測技術(shù)本身特點,材料的拍攝長度受到限制,以及材料體積大小等因素的影響,為了顯示完整的材料信息,往往需要對同一個材料的檢測信息的多張圖像相互搭接才能完整地顯示,這樣不僅降低了檢測結(jié)果的直觀性,還可能存在被偽造和調(diào)換等風(fēng)險,達(dá)到以次充好目的。目前對射線圖像的偽造防偽鑒別主要采用的是人工的方式,但由于射線圖像數(shù)量過多以及其他不穩(wěn)定因素等影響,很可能會造成人工識別效率和準(zhǔn)確率降低等情況出現(xiàn)。針對以上問題,本文采用使用的是Xilinx公司推出的Zynq-7000系列全面可編程片上系統(tǒng),內(nèi)部集成Xilinx 7系列的FPGA和雙核ARM Cortex-A9處理器,內(nèi)有高速互聯(lián)通信結(jié)構(gòu),保證ARM與FPGA的數(shù)據(jù)交換,本文采用軟硬件協(xié)同處理的方法,將圖像特征點檢測在FPGA中實現(xiàn),并將特征點檢測結(jié)果在Linux中實現(xiàn)后續(xù)的圖像配準(zhǔn)與融合算法。這樣充分利用FPGA的強大并行處理能力和豐富的邏輯資源,使得設(shè)計靈活,降低功耗并且提高了系統(tǒng)的整體運行速度。本文詳細(xì)分析了常用的圖像配準(zhǔn)方法,并對其進(jìn)行了比較,將FAST算法和SURF算法移植到FPGA上進(jìn)行硬件加速。本文使用高層次綜合工具將圖像配準(zhǔn)算法移植到硬件上,通過代碼編寫,仿真測試,封裝輸出RTL級打包IP核,實現(xiàn)特征點檢測算法的硬件化,在設(shè)計中通過對數(shù)據(jù)類型,吞吐量等優(yōu)化方法優(yōu)化代碼編寫。在Linux部分主要實現(xiàn)硬件處理后的圖像進(jìn)行配準(zhǔn)拼接融合。經(jīng)實驗驗證,本系統(tǒng)能實現(xiàn)對射線圖像的拼接,結(jié)果顯示拼接效果良好,硬件資源消耗少。
鄭欣[2]（2021）在《基于圖卷積網(wǎng)絡(luò)的片上系統(tǒng)軟硬件協(xié)同設(shè)計研究》文中研究指明隨著嵌入式系統(tǒng)的規(guī)模越來越大,片上系統(tǒng)（SoC）的設(shè)計復(fù)雜度也越來越高。自20世紀(jì)80年代以來,軟硬件協(xié)同設(shè)計已經(jīng)發(fā)展成為一種新的SoC設(shè)計方法學(xué),經(jīng)過幾代的發(fā)展,SoC設(shè)計逐步向全自動化流程方向發(fā)展。軟硬件劃分是軟硬件協(xié)同設(shè)計中的關(guān)鍵步驟,它可以顯著縮短SoC設(shè)計的時間,提高嵌入式系統(tǒng)的性能。但對于大規(guī)模系統(tǒng)來說,大多數(shù)相關(guān)研究提出的軟硬件劃分方案具有搜索時間長、劃分結(jié)果質(zhì)量不高等問題。在信息安全領(lǐng)域,數(shù)字簽名SoC系統(tǒng)在保障用戶數(shù)據(jù)安全方面起著重要的作用,數(shù)字簽名系統(tǒng)軟硬件劃分的實現(xiàn)仍依賴于工程師的經(jīng)驗,且硬件設(shè)計完成后才開始軟件設(shè)計,這將使得系統(tǒng)開發(fā)周期變長,設(shè)計效率低。現(xiàn)有的SoC軟硬件協(xié)同設(shè)計沒有形成完備統(tǒng)一的驗證流程,使得驗證過程繁瑣,驗證效率低。針對以上問題,本文首先研究了基于遷移學(xué)習(xí)和字典學(xué)習(xí)的任務(wù)分類問題,從圖分類的角度作為切入點,再擴展到結(jié)點分類,最后到軟硬件劃分問題的研究,設(shè)計了兩種不同的分類模型。其次,根據(jù)設(shè)計需求搭建SoC系統(tǒng)架構(gòu),并提出了一種基于圖卷積網(wǎng)絡(luò)的高效軟硬件劃分和調(diào)度方法—GCPS,在滿足系統(tǒng)硬件約束的前提下,最大化資源利用率,尋找最優(yōu)的軟硬件劃分方案,并進(jìn)行系統(tǒng)的快速軟硬件劃分。在此基礎(chǔ)上,基于任務(wù)靜態(tài)優(yōu)先級設(shè)計任務(wù)調(diào)度算法完成系統(tǒng)的調(diào)度并回饋給劃分模型,進(jìn)一步提高系統(tǒng)的效率和并行性。最終將GCPS模型應(yīng)用于數(shù)字簽名系統(tǒng)中,實現(xiàn)數(shù)字簽名系統(tǒng)的SoC軟硬件協(xié)同設(shè)計和驗證。本文的創(chuàng)新點和主要研究工作包括以下幾個方面:（1）針對傳統(tǒng)機器學(xué)習(xí)方法在大規(guī)模系統(tǒng)中分類效率低的問題,本文首先研究了基于遷移學(xué)習(xí)的任務(wù)分類問題,并設(shè)計基于遷移學(xué)習(xí)和字典學(xué)習(xí)的DMTTL模型,通過遷移學(xué)習(xí)和并行執(zhí)行的特性,提升了系統(tǒng)的分類性能和運行效率。另一方面,進(jìn)一步對具有圖結(jié)構(gòu)數(shù)據(jù)的任務(wù)進(jìn)行分類,設(shè)計了一種基于多視角字典學(xué)習(xí)的圖模型,其分類效果優(yōu)于大部分最新的圖分類模型。通過引入多視角,GMADL模型擴展性強,可以將GMADL模型應(yīng)用于結(jié)點分類問題,故本文對GMADL模型進(jìn)行了改進(jìn),提出了 NMADL結(jié)點分類模型,并進(jìn)行了驗證與分析,研究該模型在軟硬件劃分問題上的可行性,同時為后續(xù)工作提供了必要的理論和實驗支撐。（2）針對大規(guī)模系統(tǒng)設(shè)計復(fù)雜度高,軟硬件劃分速度慢等問題,本文基于圖卷積網(wǎng)絡(luò)（GCN）,設(shè)計了一種適用于大規(guī)模系統(tǒng)的快速軟硬件劃分方法——GCPS。GCN可以有效地處理圖結(jié)構(gòu)數(shù)據(jù),并聚合鄰居結(jié)點的特征來生成新的結(jié)點表示。該算法能夠快速收斂,有效地實現(xiàn)結(jié)點分類。本文研究的劃分問題可以描述為在硬件面積約束下最小化所有任務(wù)的執(zhí)行時間的優(yōu)化問題?？梢岳肎CN和梯度下降的方法來求解該優(yōu)化問題,實現(xiàn)高效的系統(tǒng)軟硬件劃分,尤其針對于大規(guī)模系統(tǒng)而言,該方法與傳統(tǒng)啟發(fā)式算法相比效率更高。（3）為了進(jìn)一步提高軟硬件劃分的性能和通過并行化減少系統(tǒng)的執(zhí)行時間,在實現(xiàn)軟硬件劃分后對系統(tǒng)進(jìn)行任務(wù)調(diào)度,設(shè)計任務(wù)調(diào)度算法。通過計算每個結(jié)點的靜態(tài)優(yōu)先級,設(shè)計基于靜態(tài)優(yōu)先級的表調(diào)度算法實現(xiàn)任務(wù)調(diào)度和量化軟硬件劃分的質(zhì)量,進(jìn)一步縮短執(zhí)行時間。從而在滿足系統(tǒng)約束條件下最小化任務(wù)調(diào)度時間和最大化硬件資源利用率,對系統(tǒng)任務(wù)圖實現(xiàn)最優(yōu)的調(diào)度。（4）為了進(jìn)一步增強數(shù)字簽名系統(tǒng)的安全性,本文針對ECDSA算法進(jìn)行改進(jìn),在明文的預(yù)處理階段設(shè)計防護(hù)手段,實現(xiàn)了高安全的數(shù)字簽名片上系統(tǒng)的軟硬件協(xié)同設(shè)計。在完成系統(tǒng)任務(wù)圖的構(gòu)建、系統(tǒng)軟硬件劃分和調(diào)度后,針對數(shù)字簽名系統(tǒng)應(yīng)用,本文采用了 SoC軟硬件協(xié)同設(shè)計技術(shù)。首先,將GCPS模型應(yīng)用于數(shù)字簽名系統(tǒng)的軟硬件劃分過程。其次,實現(xiàn)系統(tǒng)的軟件設(shè)計、硬件設(shè)計和接口設(shè)計,并通過軟硬件協(xié)同設(shè)計方法進(jìn)行軟硬件綜合,采用C/C++和Verilog編程語言實現(xiàn)ECDSA數(shù)字簽名驗簽。（5）針對SoC軟硬件協(xié)同驗證效率低、流程不統(tǒng)一等問題,構(gòu)建協(xié)同仿真驗證平臺,通過設(shè)計PLI/VPI共享接口實現(xiàn)測試向量和輸入數(shù)據(jù)的共享,并且由高級語言模型隨機產(chǎn)生測試向量,提高系統(tǒng)驗證效率。研究完備統(tǒng)一的SoC軟硬件協(xié)同驗證流程,對系統(tǒng)設(shè)計的驗證可以達(dá)到實時比特級驗證,并實時反饋軟硬件協(xié)同設(shè)計過程中存在的問題,一體化的驗證平臺提高了系統(tǒng)的驗證效率。
王雯濤[3]（2021）在《ORB圖像特征提取算法的FPGA設(shè)計與實現(xiàn)》文中進(jìn)行了進(jìn)一步梳理隨著計算機技術(shù)的不斷發(fā)展、圖像處理理論的不斷豐富,實現(xiàn)視覺目標(biāo)的特征點實時檢測愈發(fā)成為計算機視覺領(lǐng)域的研究熱點。圖像特征點算法較常用于測繪地理信息領(lǐng)域遙感影像的配準(zhǔn)與融合,實現(xiàn)特征點的實時提取有著現(xiàn)實意義。國內(nèi)外圖像處理領(lǐng)域的學(xué)者針對實際中所遇到的常見問題,提出了許多相應(yīng)的解決辦法,重點集中在如何提高算法的魯棒性和實時性。近年來,隨著許多處理器平臺的出現(xiàn)和快速發(fā)展,尤其是以可重復(fù)配置性、高頻率、并行化處理為特點的FPGA（Field Programmable Gate Array）現(xiàn)場可編程門陣列技術(shù)的出現(xiàn),對圖像處理系統(tǒng)的數(shù)據(jù)吞吐和處理能力有著顯著地增益。因此,越來越多的研究項目選擇把圖像算法系統(tǒng)放在FPGA平臺上進(jìn)行硬件加速實現(xiàn)。本文以O(shè)RB（Oriented FAST and Rotated BRIEF）圖像特征提取算法為研究對象,以軟硬件協(xié)同技術(shù)為手段,利用Xilinx提供的高層次綜合工具Vivado HLS完成了ORB圖像特征提取算法的RTL（Register Transfer Leve）級IP（Intellectual Property）核封裝設(shè)計。在不損失特征點定位精度的情況下,提高了圖像處理的實時性,基于ZYNQ架構(gòu)的處理平臺,實現(xiàn)了ORB圖像特征提取系統(tǒng)的硬件加速。研究的主要內(nèi)容如下:（1）系統(tǒng)地介紹目前比較重要的圖像特征檢測關(guān)鍵技術(shù)和相關(guān)理論,并且對這些算法進(jìn)行復(fù)現(xiàn),給出相應(yīng)的圖像處理結(jié)果,以對相關(guān)的理論有直觀地認(rèn)知。（2）對ORB圖像特征點提取算法的原理進(jìn)行剖析,然后對比特征點提取的其他經(jīng)典算法,并對這些算法進(jìn)行軟件實現(xiàn),給出它們在處理相同場景下的檢測結(jié)果,然后并對它們的算法性能進(jìn)行評估。（3）系統(tǒng)介紹Xilinx HLS開發(fā)平臺,借助高層次綜合HLS（High Level Synthesis）中開發(fā)環(huán)境中特有的流數(shù)據(jù)格式和優(yōu)化指令,編寫符合HLS并行加速、流水線化規(guī)范的ORB算法實現(xiàn)代碼,并進(jìn)行符合AXI4（Advanced e Xtensible Interface 4）傳輸規(guī)范的IP核封裝打包,以供Vivado平臺添加使用。（4）在Vivado電子設(shè)計自動化環(huán)境中,對CMOS（Complementary Metal-Oxide Semiconductor）圖像采集模塊、VDMA（AXI Video Direct Memory Access）存儲訪問模塊、時序配置模塊和HDMI（High Definition Multimedia Interface）格式視頻輸出顯示模塊進(jìn)行相應(yīng)的配置,并加入ORB圖像處理IP核,完成硬件平臺的搭建。最后在SDK中完成整個ORB特征實時提取系統(tǒng)的設(shè)計,并燒錄到ZYNQ 7020開發(fā)板進(jìn)行功能驗證。
楊思遠(yuǎn)[4]（2021）在《基于FPGA的毫米波雷達(dá)信號處理算法研究》文中研究說明當(dāng)前,線性調(diào)頻連續(xù)波（Frequency Modulated Continuous Wave,FMCW）毫米波雷達(dá)正被越來越多的應(yīng)用于自動駕駛領(lǐng)域。一方面,由于自動駕駛對目標(biāo)檢測有很高要求,恒虛警（Constant False Alarm Rate,CFAR）檢測成為重要研究內(nèi)容。另一方面,隨著配備有毫米波雷達(dá)的汽車越來越多,毫米波雷達(dá)之間的干擾問題越來越嚴(yán)重,干擾檢測也成為重要的研究內(nèi)容。綜上,毫米波雷達(dá)中CFAR和干擾檢測信號處理算法的研究成為重點。對于目標(biāo)檢測,CFAR檢測算法可以獲得優(yōu)異檢測結(jié)果,但單一的CFAR檢測器在復(fù)雜毫米波雷達(dá)檢測環(huán)境中檢測效果不佳。對于干擾檢測,變點檢測算法可以獲得良好的檢測性能,但由于變點檢測在系統(tǒng)中串行運行產(chǎn)生的大量延遲,使其難以在毫米波雷達(dá)上進(jìn)行實時性檢測,無法滿足毫米波雷達(dá)高性能實時處理要求?，F(xiàn)場可編程門陣列（FPGA）具有可重新配置、設(shè)計靈活以及并行加速信號處理算法的優(yōu)勢。因此,基于FPGA的可重構(gòu)特性和并行特性可以解決上述CFAR檢測問題和變點檢測問題。本文的工作主要如下:（1）研究了CFAR檢測和變點檢測算法。對于CFAR檢測算法,研究了CA-CFAR、OS-CFAR算法原理,對CA-CFAR、OS-CFAR算法優(yōu)缺點進(jìn)行分析。對兩種CFAR算法進(jìn)行單目標(biāo)、多目標(biāo)檢測仿真,研究了CA-CFAR產(chǎn)生的目標(biāo)“遮蔽效應(yīng)”問題。對于變點檢測問題,研究了變點檢測算法基本原理,其中包括變點檢測中滑動窗口（Win）、二值分割（Bin Seg）和自下而上分割（BOTUP）三種變點檢測算法的原理,對變點檢測算法進(jìn)行仿真實驗并研究了變點檢測存在的實時性不足的問題。（2）設(shè)計了一種可重構(gòu)的CFAR檢測結(jié)構(gòu)?；贔PGA設(shè)計一種可重構(gòu)的CFAR結(jié)構(gòu)（CAOS-CFAR）,根據(jù)車載毫米波雷達(dá)檢測雜波環(huán)境的不同選擇不同CFAR檢測器,在均勻雜波環(huán)境下選擇CA-CFAR檢測器,在非均勻環(huán)境下選擇OS-CFAR檢測器?；贔PGA的可重構(gòu)CFAR檢測器一方面可以解決單一的CFAR檢測器無法應(yīng)對復(fù)雜毫米波雷達(dá)檢測環(huán)境的問題,有效保持毫米波雷達(dá)目標(biāo)檢測性能;另一方面可以減少資源消耗,使系統(tǒng)在性能和資源消耗上取得良好平衡。（3）設(shè)計一種變點檢測加速結(jié)構(gòu)（ACC-BOTUP）。由于BOTUP內(nèi)部具有多個相似結(jié)構(gòu)的損失子函數(shù),因此可以并行的運行這幾個子函數(shù),基于此條件下,提出了一種并行的加速結(jié)構(gòu),使系統(tǒng)延遲（Latency）大大減少。另外,提出了流水線結(jié)構(gòu)以進(jìn)一步減少延遲時間。與BOTUP的原始體系結(jié)構(gòu)相比,ACC-BOTUP將系統(tǒng)延遲時間減少了82%,系統(tǒng)實時檢測能力獲得巨大提升。
蔡韞奇[5]（2018）在《基于FPGA的G.729語音編碼算法的實現(xiàn)與驗證》文中研究說明隨著多媒體技術(shù)的發(fā)展,人們對語音編碼提出了更高的性能要求。G.729語音編碼算法能夠在保證很高的語音質(zhì)量的同時,以低延時,低碼率進(jìn)行語音壓縮。但是目前DSP硬件實現(xiàn)G.729存在一定的性能極限,已經(jīng)不能滿足最新工程的需求。基于FPGA/ASIC實現(xiàn)G.729編碼算法顯得尤為迫切。論文首先詳細(xì)分析了 G.729語音編碼算法的基本原理。然后,用軟件仿真了 G.729算法的實際性能,驗證了編碼算法。為后續(xù)硬件的實現(xiàn)以及驗證,提供了理論基礎(chǔ)和數(shù)據(jù)參考。論文基于Vivado HLS高層次綜合工具設(shè)計了 G.729編碼器IP核。調(diào)整C代碼后移植到HLS平臺,經(jīng)過綜合、聯(lián)合仿真、IP核封裝等步驟,最終生成了 G.729編碼算法IP核,可在Vivado平臺下后續(xù)硬件開發(fā)中使用。為了驅(qū)動IP核工作,利用Verilog語言設(shè)計了 IP核外圍電路,并與IP核構(gòu)成G.729編碼驗證系統(tǒng)。為了進(jìn)一步縮短算法延時,降低硬件資源占用,利用Verilog語言設(shè)計了 G.729編碼算法中線性預(yù)測部分。采用自頂向下的設(shè)計方法,對線性預(yù)測系統(tǒng)按功能劃分模塊,設(shè)計完成了預(yù)處理濾波器模塊、加窗模塊、自相關(guān)模塊、林文孫—杜賓算法模塊。在Vivado平臺下完成了各模塊以及系統(tǒng)的仿真,并給出相應(yīng)的仿真結(jié)果。論文對上述兩個系統(tǒng)分別進(jìn)行了設(shè)計綜合、布局布線,給出了綜合報告,在Xilinx公司的KC705開發(fā)板上進(jìn)行了硬件驗證,使用在線邏輯分析儀抓取信號,硬件結(jié)果與軟件仿真結(jié)果一致,表明硬件功能設(shè)計正確。最后,論文指出了設(shè)計中的不足之處以及今后進(jìn)一步研究的方向。
王旭濤[6]（2014）在《基于TMS320C6000的GCC編譯器指令調(diào)度算法的設(shè)計與實現(xiàn)》文中認(rèn)為TI公司研發(fā)的TMS320C6000系列DSP是一款針對實時數(shù)字信號處理的DSP。此類DSP采用VLIW體系結(jié)構(gòu),每個時鐘周期可以發(fā)射八條指令,對于指令級別并行處理有著很好的支持,并廣泛的應(yīng)用于軍用和民用方面。但VLIW體系結(jié)構(gòu)的DSP在指令并行的發(fā)揮方面嚴(yán)重依賴于編譯器對于機器指令的靜態(tài)調(diào)度?，F(xiàn)有的GCC編譯器是一款面向多種體系結(jié)構(gòu)的通用型編譯器。針對特定的C6000體系架構(gòu),GCC編譯器在后端體系架構(gòu)相關(guān)的優(yōu)化方面存在著許多的不足之處。直接采用GCC編譯器來編譯生成對應(yīng)的C6000可執(zhí)行程序,不僅會造成C6000硬件資源的浪費,還將影響到C6000的實時響應(yīng)能力。如果采用GCC編譯器就需要在編譯器前端的基礎(chǔ)上,緊密結(jié)合相關(guān)C6000體系架構(gòu)的特點使編譯器后端針對具體的架構(gòu)進(jìn)行指令的調(diào)度。這樣才能編譯出針對于C6000VLIW體系架構(gòu)的程序,保證硬件資源的利用率以及C6000的實時響應(yīng)能力。論文通過深入研究GCC編譯器在體系結(jié)構(gòu)相關(guān)優(yōu)化的技術(shù)應(yīng)用,在分析GCC前端和后端現(xiàn)有的優(yōu)化基礎(chǔ)上,緊密結(jié)合C6000體系結(jié)構(gòu)的特點,改進(jìn)了 GCC編譯器后端優(yōu)化的指令調(diào)度技術(shù)。在原有指令調(diào)度優(yōu)化算法基礎(chǔ)之上,通過引入關(guān)鍵字,讓編程人員標(biāo)識出源程序分支結(jié)構(gòu)的關(guān)鍵路徑,并以此為依據(jù),劃分出新的調(diào)度區(qū)域。針對新的調(diào)度區(qū)域進(jìn)行蹤跡的劃分和調(diào)度。對于分支中執(zhí)行頻率高的蹤跡,首先忽略分支處判斷的結(jié)果,優(yōu)先執(zhí)行此條頻率高的蹤跡,將執(zhí)行頻率高的基本塊與分支前的基本塊歸并在一塊調(diào)度。當(dāng)分支判斷判斷執(zhí)行完畢,并且結(jié)果為其它路徑時,再對相應(yīng)的蹤跡進(jìn)行相關(guān)的補償,然后再進(jìn)行相關(guān)的調(diào)度工作。論文采用這樣的算法不僅擴大了調(diào)度區(qū)域,使得可并行指令發(fā)掘的范圍和可能性都增大,而且超前調(diào)度了分支后最可能執(zhí)行的代碼。論文中針對C6000在指令調(diào)度優(yōu)化過程中采用了新的區(qū)域劃分和蹤跡調(diào)度方法。在GCC編譯器前端分析的基礎(chǔ)上,針對GCC后端的中間語言對后端的指令調(diào)度方法進(jìn)行改進(jìn)。在新的調(diào)度區(qū)域內(nèi)對指令進(jìn)行了進(jìn)一步的并行性發(fā)掘,增加了指令在VLIW體系結(jié)構(gòu)上每周期的執(zhí)行的數(shù)目。采用針對于劃分出的區(qū)域進(jìn)行蹤跡調(diào)度不僅避免了由于全局性的蹤跡調(diào)度引起的代碼量過大在具體的嵌入式設(shè)備中難以容納的問題,而且擴大了指令并行性發(fā)掘的區(qū)域,減少了指令分支處的延遲間隙,提高了程序中每周期指令的并行數(shù)目以及C6000的資源利用率和實時能力。
凌波[7]（2012）在《數(shù)字IP軟核RTL級設(shè)計方法研究》文中指出摘要：隨著集成電路制造工藝的不斷進(jìn)步,芯片設(shè)計進(jìn)入了一個全新的階段——SoC （System on Chip）階段。SoC將整個系統(tǒng)集成在一個芯片上,導(dǎo)致芯片設(shè)計變得越來越復(fù)雜,同時,新的設(shè)計方法也由此產(chǎn)生。SoC設(shè)計所覆蓋的領(lǐng)域非常廣,包括各種嵌入式軟件、計算機的體系結(jié)構(gòu)以及IP （Intellectual Property）核的設(shè)計和復(fù)用等。SoC設(shè)計中一項關(guān)鍵的技術(shù)是IP核的復(fù)用,因此,IP核的設(shè)計方法以及IP核復(fù)用的方法變得尤為重要；IP軟核不依賴工藝,其設(shè)計的靈活性受到越來越多的關(guān)注。因此,如何設(shè)計具有可移植性的數(shù)字電路IP軟核成為了數(shù)字集成電路設(shè)計的焦點。8位單片機的優(yōu)勢是簡單、可靠、高效,因此,被廣泛應(yīng)用于通信、工業(yè)控制等領(lǐng)域。近年來,單片機不管是結(jié)構(gòu)還是功耗和速度都有了極大的改善,指令集方面也開始采用精簡指令集,減少了單片機內(nèi)部硬件指令的譯碼。8bit CPU IP核是以8位單片機作為原型設(shè)計的,在不需要復(fù)雜計算和控制的SoC中,可以用作主要的的控制和運算單元；即使在比較復(fù)雜的SoC中,8bit CPU仍然可以用于模塊間通信控制和數(shù)據(jù)傳輸。本文重點研究了數(shù)字IP軟核RTL （Register Transfer Level）級設(shè)計方法,選擇以8bit CPU IP軟核的設(shè)計和應(yīng)用為研究對象,驗證并完善了IP軟核RTL級設(shè)計方法和理論。本文的研究是基于片上心電信號檢測系統(tǒng),對CPU IP軟核的功能進(jìn)行了改進(jìn)和驗證。此系統(tǒng)的開發(fā)不但包括了硬件的設(shè)計和驗證,也包括了軟件的開發(fā)設(shè)計,完全符合SoC的開發(fā)特點。片上心電信號檢測系統(tǒng)已經(jīng)在FPGA（Field Programm-able Gata Array）開發(fā)板上成功完成測試,采用CSMC0.5um CMOS丁藝流片,版圖面積為5.5mm2,時鐘頻率為48MHz,功耗為67.217mW。本文研究的數(shù)字IP軟核RTL級設(shè)計方法和分析思路,可以應(yīng)用于混合SoC設(shè)計中；而且,所設(shè)計的8051IP軟核具有很好的可移植性,可以快速移植到不同的SoC芯片中。
馬進(jìn)[8]（2011）在《基于FPGA的TCAS與S模式應(yīng)答機綜合化數(shù)字中頻接收系統(tǒng)的設(shè)計與仿真》文中進(jìn)行了進(jìn)一步梳理隨著客戶對于飛機經(jīng)濟性、維修性以及對系統(tǒng)功能不斷增長的需求的提高,大型民用客機的航空電子系統(tǒng)勢必朝著綜合化方向進(jìn)一步發(fā)展。本文從研究飛機環(huán)境監(jiān)視系統(tǒng)的綜合化出發(fā),對空中交通警戒與防撞系統(tǒng)（TCAS）和S模式應(yīng)答機進(jìn)行了綜合化的設(shè)計,并實現(xiàn)了綜合化接收機的中頻數(shù)字處理和基帶預(yù)處理。論文的主要工作如下:1)結(jié)合綜合化航空電子系統(tǒng)的設(shè)計思想以及軟件無線電技術(shù),給出了綜合化接收機的總體設(shè)計方案,并結(jié)合數(shù)字下變頻技術(shù)給出了模塊劃分的結(jié)果,并根據(jù)系統(tǒng)功能及性能需求選擇了FPGA作為硬件實現(xiàn)平臺。2)通過將Matlab建模與仿真、ModelSim仿真、QuartusII功能仿真與時序仿真等多種方法相結(jié)合,共同完成了數(shù)字下變頻模塊、TCAS基帶預(yù)處理模塊以及S模式應(yīng)答機基帶預(yù)處理模塊的實現(xiàn)。3)針對各個模塊以及整機系統(tǒng)分別提出了測試驗證方案,并做了較為詳盡的測試驗證工作。驗證結(jié)果表明,整機系統(tǒng)的功能基本完成,綜合化接收系統(tǒng)能夠準(zhǔn)確識別A/C/S模式詢問及應(yīng)答信號,并達(dá)到80MHz以上的系統(tǒng)處理速度。本文的創(chuàng)新點在于綜合化的設(shè)計思想,以及將軟件無線電技術(shù)引入到綜合化設(shè)計中,利用中頻數(shù)字化處理,從而為全機系統(tǒng)的高速、靈活、易維護(hù)、易擴展等帶來了很多好處。這些都對進(jìn)一步研究實現(xiàn)TCAS與S模式應(yīng)答機的綜合化具有一定的參考與借鑒意義,也為航空電子系統(tǒng)的綜合化設(shè)計與實現(xiàn)提供了一種解決思路。
Piyush Sancheti,Sanjay Churiwala,Rob Knoth[9]（2010）在《設(shè)計質(zhì)量及其對設(shè)計收斂的影響》文中指出在設(shè)計早期采取步驟保證質(zhì)量,可以加快收斂,避免做出失敗的硅片。SoC（系統(tǒng)單芯片）設(shè)計的成本持續(xù)飛漲,市場窗口不斷縮減,而設(shè)計的復(fù)雜性卻一直以指數(shù)級增長。這些挑戰(zhàn)只是SoC設(shè)計者要面對的問題之一。為防止出現(xiàn)大的麻煩,設(shè)計者必須確保SoC實現(xiàn)設(shè)計收斂,包括滿足某些重要目標(biāo),如性能、功耗與面積。然而,設(shè)計收斂的目標(biāo)通常會互相沖突。設(shè)計者必須不斷在各個因素之間作出折中,確保設(shè)計處于最終用戶應(yīng)用的需求范圍內(nèi)。
翁延玲[10]（2008）在《RTL到門級設(shè)計的等價性驗證的研究》文中研究說明超大規(guī)模集成電路的驗證工作在產(chǎn)品設(shè)計周期中所占的比例已達(dá)到三分之二。等價性驗證作為現(xiàn)代SoC設(shè)計流程的一個重要步驟,用于驗證不同抽象層設(shè)計之間的功能等效性。包含算術(shù)電路的設(shè)計的驗證工作則是等價性驗證的熱點和難點之一。為了解決這個問題,本文作者結(jié)合自主研發(fā)等價性驗證系統(tǒng)（ZDFV）的工作,在高效綜合引擎的研究與實現(xiàn)、單個模塊的相似性研究、數(shù)據(jù)通路的驗證方法、結(jié)合半加圖的算術(shù)單元驗證以及基于混合SAT引擎的RTL驗證流程等五個方面開展了研究:1.高效綜合引擎的研究與實現(xiàn):等價性驗證的效率取決于兩個設(shè)計的相似性,綜合引擎的好壞決定了相似性。本文在充分研究Icarus Verilog可綜合子集及相關(guān)綜合算法的基礎(chǔ)上,以ZDFV的綜合引擎為代表,分析了高級程序語句的綜合方法,提出了一種高效的綜合流程,實現(xiàn)了模塊的重用,并支持多種宏定義和編譯向?qū)?。通過對Icarus Verilog和ZDFV的綜合引擎的對比分析,并以IWLS2005bechmarksV1.0為測試基礎(chǔ),實驗結(jié)果顯示:在相同的測試平臺下,ZDFV的綜合引擎在處理多文件描述的Verilog設(shè)計時具有更好的兼容性,而對于不帶層次結(jié)構(gòu)描述的Verilog設(shè)計時間上的改善度可高達(dá)98%。2.單個模塊的相似性研究:模塊相似性在等價性驗證中具有重要的指引作用,對驗證引擎的性能有著關(guān)鍵性的影響。本文提出了一種新的從RTL到門級網(wǎng)表的等價性驗證流程:提取電路信息、綜合待驗證的設(shè)計、匹配待驗證設(shè)計的等價點、比較待驗證設(shè)計的等價點。不同于傳統(tǒng)驗證流程,為獲得最好的電路相似性,此流程深入研究了綜合優(yōu)化等因素在不同層次上對電路相似性的破壞,提出了在綜合階段對比IP的不同實現(xiàn)方案,并進(jìn)行啟發(fā)式?jīng)Q策。以驗證不同實現(xiàn)方案的乘法電路為例,本算法的驗證準(zhǔn)確性更高,而驗證時間可減少3%～28%。3.數(shù)據(jù)通路的驗證:數(shù)據(jù)通路由一系列的算術(shù)表達(dá)式在行為域里表示,可按具體的變換規(guī)則進(jìn)行優(yōu)化組合。依照不同描述級,本文討論了驗證不同數(shù)據(jù)通路表示的各種算法,通過在寄存器傳輸級上比較重寫數(shù)據(jù)通路以證明其等價性,提出了在數(shù)據(jù)通路級指導(dǎo)綜合過程,有效簡化了網(wǎng)表級等價性驗證的復(fù)雜度。比如針對加法和乘法連續(xù)運算的表達(dá)式,算法從實現(xiàn)電路中提取變量順序和結(jié)合順序并加以利用,實驗表明,在驗證乘法連續(xù)運算的表達(dá)式時減少了83%～99%的時間,加法連續(xù)運算表達(dá)式的驗證時間也可減少40%～89%。4.結(jié)合半加圖的算術(shù)單元驗證:論文研究了基于BMD驗證乘法電路的方法,該方法使用矩分解（moment decomposition）方式,在BMD的邊和節(jié)點上賦予權(quán)重信息,減少了圖的節(jié)點數(shù)。討論了一種新的電路表示方法——半加圖（Half Adder Graph）,提出在綜合階段使用半加圖表示算術(shù)電路,從中得到算術(shù)電路的實現(xiàn)方案,進(jìn)一步指導(dǎo)算術(shù)電路的綜合。統(tǒng)計提取電路實現(xiàn)和驗證的時間花銷,以乘法電路為例,本算法能明顯提高驗證引擎的性能（4%～63%）。5.基于混合SAT引擎的RTL驗證流程:傳統(tǒng)驗證流程需要將電路綜合為門級網(wǎng)表,但門級驗證引擎不能有效利用一些原始的電路的信息。本文提出了一種新的基于混合SAT引擎的驗證流程,討論了混合SAT引擎的約束傳遞過程。以不同規(guī)模的加法單個運算和連續(xù)運算表達(dá)式為例,比較傳統(tǒng)驗證流程驗證時間最多可減少99%。實驗結(jié)果表明基于混合SAT引擎的RTL驗證流程比傳統(tǒng)的驗證流程有明顯的優(yōu)勢。
二、RTL綜合中的格式判別（論文開題報告）
（1）論文研究背景及目的
此處內(nèi)容要求：
首先簡單簡介論文所研究問題的基本概念和背景，再而簡單明了地指出論文所要研究解決的具體問題，并提出你的論文準(zhǔn)備的觀點或解決方法。
寫法范例：
本文主要提出一款精簡64位RISC處理器存儲管理單元結(jié)構(gòu)并詳細(xì)分析其設(shè)計過程。在該MMU結(jié)構(gòu)中,TLB采用叁個分離的TLB,TLB采用基于內(nèi)容查找的相聯(lián)存儲器并行查找,支持粗粒度為64KB和細(xì)粒度為4KB兩種頁面大小,采用多級分層頁表結(jié)構(gòu)映射地址空間,并詳細(xì)論述了四級頁表轉(zhuǎn)換過程,TLB結(jié)構(gòu)組織等。該MMU結(jié)構(gòu)將作為該處理器存儲系統(tǒng)實現(xiàn)的一個重要組成部分。
（2）本文研究方法
調(diào)查法：該方法是有目的、有系統(tǒng)的搜集有關(guān)研究對象的具體信息。
觀察法：用自己的感官和輔助工具直接觀察研究對象從而得到有關(guān)信息。
實驗法：通過主支變革、控制研究對象來發(fā)現(xiàn)與確認(rèn)事物間的因果關(guān)系。
文獻(xiàn)研究法：通過調(diào)查文獻(xiàn)來獲得資料，從而全面的、正確的了解掌握研究方法。
實證研究法：依據(jù)現(xiàn)有的科學(xué)理論和實踐的需要提出設(shè)計。
定性分析法：對研究對象進(jìn)行“質(zhì)”的方面的研究，這個方法需要計算的數(shù)據(jù)較少。
定量分析法：通過具體的數(shù)字，使人們對研究對象的認(rèn)識進(jìn)一步精確化。
跨學(xué)科研究法：運用多學(xué)科的理論、方法和成果從整體上對某一課題進(jìn)行研究。
功能分析法：這是社會科學(xué)用來分析社會現(xiàn)象的一種方法，從某一功能出發(fā)研究多個方面的影響。
模擬法：通過創(chuàng)設(shè)一個與原型相似的模型來間接研究原型某種特性的一種形容方法。
三、RTL綜合中的格式判別（論文提綱范文）
（1）基于FPGA的X射線圖像拼接技術(shù)（論文提綱范文）
| 摘要 |
| abstract |
| 1 緒論 |
| 1.1 課題的研究背景及意義 |
| 1.2 X射線無損檢測 |
| 1.3 圖像拼接現(xiàn)狀 |
| 1.4 圖像拼接硬件加速現(xiàn)狀 |
| 1.5 主要研究內(nèi)容及文章結(jié)構(gòu)安排 |
| 1.5.1 主要研究內(nèi)容 |
| 1.5.2 論文章節(jié)安排 |
| 2 圖像拼接算法研究 |
| 2.1 圖像拼接流程概述 |
| 2.2 相位相關(guān)配準(zhǔn)算法 |
| 2.2.1 相位相關(guān)算法流程 |
| 2.2.2 相位相關(guān)算法原理 |
| 2.3 基于特征點的圖像配準(zhǔn) |
| 2.3.1 SIFT算法 |
| 2.3.2 SURF算法 |
| 2.3.3 FAST算法 |
| 2.4 圖像融合拼接 |
| 2.5 本章小結(jié) |
| 3 基于HLS的圖像特征點檢測硬件設(shè)計 |
| 3.1 Vivado HLS高層次綜合簡介 |
| 3.1.1 高程次綜合概述 |
| 3.1.2 高層次綜合工具的調(diào)度和綁定 |
| 3.2 Vivado HLS設(shè)計流程 |
| 3.3 Vivado HLS設(shè)計優(yōu)化 |
| 3.3.1 數(shù)據(jù)類型優(yōu)化 |
| 3.3.2 數(shù)據(jù)吞吐量的優(yōu)化 |
| 3.3.3 硬件優(yōu)化的C語言庫 |
| 3.4 自定義IP核設(shè)計 |
| 3.4.1 快速角點檢測 |
| 3.4.2 SURF算法 |
| 3.5 本章小結(jié) |
| 4 基于Zynq的射線圖像拼接系統(tǒng)的軟硬協(xié)同設(shè)計 |
| 4.1 軟硬件協(xié)同介紹 |
| 4.1.1 Zynq平臺簡介 |
| 4.1.2 軟硬件協(xié)同優(yōu)點 |
| 4.1.3 軟硬件協(xié)同基本流程介紹 |
| 4.2 軟件和硬件之間的通信方式 |
| 4.2.1 AXI總線技術(shù) |
| 4.2.2 PS與PL控制與數(shù)據(jù)交互 |
| 4.3 硬件設(shè)計流程 |
| 4.3.1 硬件工程 |
| 4.3.2 VDMA配置 |
| 4.3.3 硬件加速模塊IP核設(shè)計 |
| 4.4 軟件設(shè)計 |
| 4.4.1 嵌入式Linux系統(tǒng)搭建 |
| 4.4.2 Open CV庫的移植 |
| 4.4.3 IP核驅(qū)動設(shè)計 |
| 4.4.4 軟件工程移植與創(chuàng)建 |
| 4.5 本章小結(jié) |
| 5 結(jié)果調(diào)試與仿真結(jié)果 |
| 5.1 搭建平臺與資源功耗 |
| 5.2 拼接效果 |
| 5.2.1 含缺陷射線圖像拼接 |
| 5.2.2 鐵軌射線圖像拼接 |
| 5.3 本章小結(jié) |
| 6 總結(jié)與展望 |
| 6.1 總結(jié) |
| 6.2 展望 |
| 參考文獻(xiàn) |
| 碩士期間發(fā)表的論文 |
| 致謝 |
（2）基于圖卷積網(wǎng)絡(luò)的片上系統(tǒng)軟硬件協(xié)同設(shè)計研究（論文提綱范文）
| 摘要 |
| ABSTRACT |
| 第一章 緒論 |
| 1.1 研究背景及意義 |
| 1.2 國內(nèi)外相關(guān)研究現(xiàn)狀 |
| 1.2.1 SoC軟硬件協(xié)同設(shè)計 |
| 1.2.2 圖卷積網(wǎng)絡(luò) |
| 1.2.3 數(shù)字簽名密碼算法 |
| 1.3 研究內(nèi)容與技術(shù)路線 |
| 1.3.1 研究內(nèi)容 |
| 1.3.2 技術(shù)路線 |
| 1.4 章節(jié)安排 |
| 1.5 研究創(chuàng)新點 |
| 第二章 SoC軟硬件協(xié)同設(shè)計和圖神經(jīng)網(wǎng)絡(luò) |
| 2.1 片上系統(tǒng)的組成與設(shè)計方法學(xué) |
| 2.1.1 SoC集成模型 |
| 2.1.2 SoC設(shè)計方法學(xué) |
| 2.2 軟硬件協(xié)同設(shè)計流程 |
| 2.3 軟硬件劃分技術(shù)研究 |
| 2.3.1 問題描述及優(yōu)化目標(biāo) |
| 2.3.2 基于精確算法的軟硬件劃分技術(shù) |
| 2.3.3 基于啟發(fā)式算法的軟硬件劃分技術(shù) |
| 2.4 圖神經(jīng)網(wǎng)絡(luò)架構(gòu)研究 |
| 2.4.1 圖卷積網(wǎng)絡(luò)模型 |
| 2.4.2 GraphSage網(wǎng)絡(luò)模型 |
| 2.4.3 圖注意力網(wǎng)絡(luò)模型 |
| 2.4.4 圖神經(jīng)網(wǎng)絡(luò)模型對比及分析 |
| 2.5 本章小結(jié) |
| 第三章 基于遷移學(xué)習(xí)和字典學(xué)習(xí)的任務(wù)分類研究 |
| 3.1 遷移學(xué)習(xí)與字典學(xué)習(xí) |
| 3.1.1 遷移學(xué)習(xí) |
| 3.1.2 字典學(xué)習(xí) |
| 3.2 基于多任務(wù)遷移學(xué)習(xí)的字典學(xué)習(xí)模型 |
| 3.2.1 DMTTL模型描述與設(shè)計 |
| 3.2.2 DMTTL模型優(yōu)化 |
| 3.2.3 多線程并行優(yōu)化學(xué)習(xí)低維表示 |
| 3.3 實驗結(jié)果及分析 |
| 3.3.1 數(shù)據(jù)集與對比方法 |
| 3.3.2 評估指標(biāo)與參數(shù)設(shè)定 |
| 3.3.3 實驗結(jié)果分析 |
| 3.4 特征提取與分析字典 |
| 3.4.1 子圖特征提取 |
| 3.4.2 多視角分析字典 |
| 3.5 多視角字典學(xué)習(xí)的分類模型 |
| 3.5.1 基于PCA和LDA的圖數(shù)據(jù)預(yù)處理 |
| 3.5.2 基于分析字典的特征提取 |
| 3.5.3 多視角SVM圖分類模型構(gòu)建與優(yōu)化 |
| 3.5.4 軟硬件劃分結(jié)點分類模型構(gòu)建 |
| 3.6 實驗結(jié)果及分析 |
| 3.6.1 數(shù)據(jù)集與對比方法 |
| 3.6.2 評估指標(biāo)與參數(shù)設(shè)定 |
| 3.6.3 實驗結(jié)果與分析 |
| 3.7 本章小結(jié) |
| 第四章 基于圖卷積網(wǎng)絡(luò)的軟硬件劃分模型研究 |
| 4.1 基于TGFF構(gòu)建系統(tǒng)任務(wù)圖 |
| 4.1.1 系統(tǒng)任務(wù)圖的存儲與表示 |
| 4.1.2 具有物理意義的任務(wù)圖屬性設(shè)定 |
| 4.1.3 基于TGFF的系統(tǒng)任務(wù)圖生成 |
| 4.2 GCN軟硬件劃分模型設(shè)計 |
| 4.2.1 數(shù)據(jù)預(yù)處理與輸入層設(shè)計 |
| 4.2.2 圖卷積層設(shè)計 |
| 4.2.3 輸出層設(shè)計 |
| 4.3 LSSP任務(wù)調(diào)度算法設(shè)計 |
| 4.3.1 靜態(tài)優(yōu)先級計算 |
| 4.3.2 任務(wù)分配規(guī)則設(shè)計 |
| 4.4 GCPS軟硬件劃分、調(diào)度模型設(shè)計與優(yōu)化 |
| 4.4.1 GCPS模型優(yōu)化與改進(jìn)策略 |
| 4.4.2 預(yù)訓(xùn)練及GCPS算法實現(xiàn) |
| 4.4.3 GCPS算法應(yīng)用 |
| 4.5 實驗結(jié)果及分析 |
| 4.5.1 實驗平臺及設(shè)定 |
| 4.5.2 實驗評估指標(biāo) |
| 4.5.3 實驗結(jié)果與分析 |
| 4.6 本章小結(jié) |
| 第五章 數(shù)字簽名系統(tǒng)的軟硬件協(xié)同設(shè)計研究 |
| 5.1 基于橢圓曲線的數(shù)字簽名算法 |
| 5.1.1 ECC密碼算法 |
| 5.1.2 ECDSA數(shù)字簽名算法 |
| 5.2 ECDSA任務(wù)模型與系統(tǒng)框架構(gòu)建分析 |
| 5.2.1 軟硬件劃分粒度選擇 |
| 5.2.2 目標(biāo)體系架構(gòu)與任務(wù)模型設(shè)定 |
| 5.2.3 確定SoC系統(tǒng)架構(gòu) |
| 5.3 數(shù)字簽名系統(tǒng)的軟硬件劃分 |
| 5.3.1 數(shù)字簽名系統(tǒng)的任務(wù)圖構(gòu)建 |
| 5.3.2 ECDSA軟硬件劃分與調(diào)度 |
| 5.4 ECDSA SoC軟硬件協(xié)同設(shè)計 |
| 5.4.1 ECDSA軟件設(shè)計與優(yōu)化 |
| 5.4.2 ECDSA核心硬件設(shè)計與優(yōu)化 |
| 5.4.3 AHB-Lite總線接口設(shè)計 |
| 5.5 數(shù)字簽名系統(tǒng)的軟硬件協(xié)同驗證 |
| 5.5.1 協(xié)同仿真驗證流程設(shè)計 |
| 5.5.2 仿真工具與數(shù)字簽名系統(tǒng)協(xié)同驗證 |
| 5.6 實驗結(jié)果及分析 |
| 5.6.1 實驗平臺及設(shè)定 |
| 5.6.2 實驗評估指標(biāo) |
| 5.6.3 實驗結(jié)果與分析 |
| 5.7 本章小結(jié) |
| 結(jié)論與展望 |
| 參考文獻(xiàn) |
| 攻讀學(xué)位期間取得與學(xué)位論文相關(guān)的成果 |
| 致謝 |
（3）ORB圖像特征提取算法的FPGA設(shè)計與實現(xiàn)（論文提綱范文）
| 摘要 |
| Abstract |
| 第一章 緒論 |
| 1.1 課題研究的背景與意義 |
| 1.2 課題的國內(nèi)外研究和應(yīng)用現(xiàn)狀 |
| 1.3 課題研究的難點 |
| 1.4 論文的主要研究內(nèi)容與章節(jié)安排 |
| 1.4.1 主要研究內(nèi)容 |
| 1.4.2 章節(jié)安排 |
| 第二章 圖像特征檢測中的關(guān)鍵理論基礎(chǔ) |
| 2.0 引言 |
| 2.1 彩色模型理論 |
| 2.2 圖像尺度空間理論 |
| 2.2.1 尺度空間 |
| 2.2.2 圖像分辨率 |
| 2.2.3 圖像金字塔 |
| 2.2.4 高斯金字塔 |
| 2.2.5 高斯差分金字塔 |
| 2.3 邊緣檢測理論 |
| 2.3.1 一階微分邊緣算子 |
| 2.3.2 二階微分邊緣算子 |
| 2.4 本章小結(jié) |
| 第三章 ORB特征提取算法的理論分析及性能評估 |
| 3.1 引言 |
| 3.2 SIFT與 SURF算法簡述 |
| 3.3 ORB圖像特征提取算法 |
| 3.3.1 ORB算法的特征點檢測 |
| 3.3.2 ORB算法的特征點描述 |
| 3.4 經(jīng)典特征點算法的性能比較 |
| 3.5 本章小結(jié) |
| 第四章 基于Vivado HLS的 ORB算法設(shè)計 |
| 4.1 Vivado HLS的介紹 |
| 4.2 HLS的重要數(shù)據(jù)格式和優(yōu)化指令 |
| 4.2.2 Line Buffer和 Windows Buffer |
| 4.2.3 HLS針對循環(huán)的硬件優(yōu)化 |
| 4.2.4 HLS針對數(shù)組的硬件優(yōu)化 |
| 4.2.5 HLS對增大運算量和吞吐量的硬件優(yōu)化 |
| 4.3 ORB算法的高層次綜合優(yōu)化 |
| 4.3.1 基于HLS的高斯濾波模塊IP核設(shè)計 |
| 4.3.2 基于HLS的 o FAST特征提取模塊IP核設(shè)計 |
| 4.3.3 基于HLS的描述符計算模塊IP核設(shè)計 |
| 4.4 本章小結(jié) |
| 第五章 ORB算法的系統(tǒng)實現(xiàn)以及驗證 |
| 5.1 實驗環(huán)境與資源利用率 |
| 5.2 系統(tǒng)功能驗證 |
| 第六章 全文總結(jié)與展望 |
| 6.1 全文總結(jié) |
| 6.2 后續(xù)工作展望 |
| 致謝 |
| 參考文獻(xiàn) |
| 附錄 |
（4）基于FPGA的毫米波雷達(dá)信號處理算法研究（論文提綱范文）
| 摘要 |
| ABSTRACT |
| 第一章 緒論 |
| 1.1 本課題研究背景及研究意義 |
| 1.2 國內(nèi)外研究現(xiàn)狀 |
| 1.2.1 毫米波雷達(dá)CFAR檢測算法研究現(xiàn)狀 |
| 1.2.2 毫米波雷達(dá)抗干擾研究研究現(xiàn)狀 |
| 1.2.3 毫米波雷達(dá)信號處理算法硬件加速 |
| 1.3 論文內(nèi)容和組織結(jié)構(gòu) |
| 1.3.1 課題研究內(nèi)容 |
| 1.3.2 論文組織結(jié)構(gòu) |
| 1.4 課題來源 |
| 第二章 毫米波雷達(dá)信號處理算法及硬件加速 |
| 2.1 毫米波雷達(dá)信號處理算法 |
| 2.1.1 毫米波雷達(dá)概述 |
| 2.1.2 FMCW雷達(dá)工作原理 |
| 2.1.3 FMCW信號處理算法 |
| 2.2 硬件平臺與HLS相關(guān)技術(shù) |
| 2.2.1 ARTIX7 系列 |
| 2.2.2 HLS工作原理 |
| 2.2.3 HLS設(shè)計流程 |
| 2.2.4 HLS優(yōu)化策略 |
| 2.3 本章小結(jié) |
| 第三章 毫米波雷達(dá)信號處理算法研究及分析 |
| 3.1 CFAR算法研究及分析 |
| 3.1.1 CFAR算法原理及種類 |
| 3.1.2 CFAR算法問題分析 |
| 3.1.3 CFAR算法仿真實驗 |
| 3.2 FMCW抗干擾研究及分析 |
| 3.2.1 FMCW干擾模型 |
| 3.2.2 變點檢測干擾檢測方法 |
| 3.2.3 變點檢測算法研究及實時性分析 |
| 3.3 本章小結(jié) |
| 第四章 可重構(gòu)CFAR結(jié)構(gòu)設(shè)計 |
| 4.1 可重構(gòu)CFAR檢測結(jié)構(gòu)設(shè)計 |
| 4.2 可重構(gòu)CFAR結(jié)構(gòu)仿真與實現(xiàn) |
| 4.2.1 Matlab平臺算法實現(xiàn) |
| 4.2.2 C平臺算法實現(xiàn) |
| 4.2.3 Vivado HLS平臺算法實現(xiàn) |
| 4.3 可重構(gòu)CFAR結(jié)構(gòu)測試結(jié)果與分析 |
| 4.3.1 系統(tǒng)延遲分析 |
| 4.3.2 資源消耗分析 |
| 4.3.3 功耗分析 |
| 4.3.4 時序分析 |
| 4.3.5 硬件資源布線 |
| 4.4 本章小結(jié) |
| 第五章 BOTUP加速結(jié)構(gòu)的設(shè)計與實現(xiàn) |
| 5.1 BOTUP加速結(jié)構(gòu)設(shè)計 |
| 5.1.1 加速總體結(jié)構(gòu)設(shè)計 |
| 5.1.2 并行結(jié)構(gòu)設(shè)計 |
| 5.1.3 流水線結(jié)構(gòu)設(shè)計 |
| 5.2 ACC-BOTUP加速結(jié)構(gòu)實現(xiàn) |
| 5.2.1 Matlab平臺算法驗證 |
| 5.2.2 C平臺算法實現(xiàn) |
| 5.2.3 Vivado HLS平臺算法實現(xiàn) |
| 5.3 ACC-BOTUP加速結(jié)構(gòu)測試結(jié)果與分析 |
| 5.3.1 延遲性分析 |
| 5.3.2 資源消耗分析 |
| 5.3.3 能耗能量分析 |
| 5.3.4 變點檢測算法驗證 |
| 5.4 本章小結(jié) |
| 結(jié)論與展望 |
| 參考文獻(xiàn) |
| 攻讀學(xué)位期間取得與學(xué)位論文相關(guān)的成果 |
| 致謝 |
（5）基于FPGA的G.729語音編碼算法的實現(xiàn)與驗證（論文提綱范文）
| 摘要 |
| Abstract |
| 第一章 緒論 |
| 1.1 研究背景與意義 |
| 1.1.1 語音壓縮的依據(jù) |
| 1.1.2 語音壓縮編碼技術(shù)概述 |
| 1.1.3 語音壓縮編碼算法選擇 |
| 1.1.4 選題意義 |
| 1.2 國內(nèi)外研究現(xiàn)狀 |
| 1.3 論文主要內(nèi)容和結(jié)構(gòu)安排 |
| 第二章 G.729編碼算法 |
| 2.1 G.729概述 |
| 2.1.1 編碼器原理框圖 |
| 2.2 G.729編碼算法分析 |
| 2.2.1 預(yù)處理 |
| 2.2.2 線性預(yù)測分析和量化 |
| 2.2.3 感知加權(quán) |
| 2.2.4 開環(huán)基音分析 |
| 2.2.5 脈沖響應(yīng)的計算 |
| 2.2.6 目標(biāo)信號的計算 |
| 2.2.7 自適應(yīng)碼本搜索 |
| 2.2.8 固定碼本的結(jié)構(gòu)和搜索 |
| 2.2.9 量化增益 |
| 2.2.10 存儲器的更新 |
| 2.3 G.729的C語言程序 |
| 2.4 本章小結(jié) |
| 第三章 G.729編碼協(xié)議的高層次綜合設(shè)計 |
| 3.1 HLS簡介 |
| 3.1.1 HLS的定義 |
| 3.1.2 HLS的優(yōu)勢 |
| 3.1.3 Vivado HLS硬件設(shè)計流程 |
| 3.1.4 C語言對綜合的支持 |
| 3.2 基于HLS的G.729編碼算法IP核生成 |
| 3.2.1 硬件平臺 |
| 3.2.2 Visual Studio平臺下的C程序仿真 |
| 3.2.3 C代碼在HLS平臺的移植 |
| 3.2.4 編寫TestBench文件 |
| 3.2.5 HLS平臺下C仿真結(jié)果 |
| 3.2.6 綜合 |
| 3.2.7 C/RTL聯(lián)合仿真 |
| 3.2.8 IP封裝 |
| 3.3 HLS的優(yōu)化指令 |
| 3.3.1 流水線 |
| 3.3.2 預(yù)處理濾波器優(yōu)化前后對比 |
| 3.4 G.729編碼驗證系統(tǒng) |
| 3.5 本章小結(jié) |
| 第四章 基于Verilog的LP分析算法的設(shè)計與實現(xiàn) |
| 4.1 系統(tǒng)總體設(shè)計 |
| 4.2. sys_front模塊 |
| 4.2.1 clk_gen時鐘生成模塊 |
| 4.2.2 語音數(shù)據(jù)緩存RAM |
| 4.2.3 filter預(yù)處理濾波器模塊 |
| 4.2.4 sys_win加窗模塊 |
| 4.2.5 ctrl_w_ram緩存控制模塊 |
| 4.3 sys_acorr_lev模塊 |
| 4.3.1 acorr自相關(guān)模塊 |
| 4.3.2 lev林文孫—杜賓算法模塊 |
| 4.4 本章小結(jié) |
| 第五章 編碼算法的仿真與驗證 |
| 5.1 軟硬件環(huán)境 |
| 5.2 子模塊仿真結(jié)果 |
| 5.2.1 濾波器模塊 |
| 5.2.2 加窗模塊 |
| 5.2.3 自相關(guān)模塊 |
| 5.2.4 林文孫—杜賓算法模塊 |
| 5.3 LP分析系統(tǒng)整體仿真 |
| 5.3.1 功能仿真 |
| 5.4 設(shè)計綜合 |
| 5.5 FPGA驗證 |
| 5.5.1 LP分析系統(tǒng) |
| 5.5.2 G.729編碼驗證系統(tǒng) |
| 5.6 本章小結(jié) |
| 第六章 總結(jié)與展望 |
| 致謝 |
| 參考文獻(xiàn) |
| 攻讀碩士學(xué)位期間已發(fā)表論文 |
（6）基于TMS320C6000的GCC編譯器指令調(diào)度算法的設(shè)計與實現(xiàn)（論文提綱范文）
| 摘要 |
| ABSTRACT |
| 符號對照表 |
| 縮略語句對照表 |
| 第一章 緒論 |
| 1.1 選題背景和意義 |
| 1.2 編譯器發(fā)展現(xiàn)狀與選取 |
| 1.3 論文主要工作 |
| 1.4 論文結(jié)構(gòu) |
| 第二章 GCC編譯流程分析 |
| 2.1 GCC編譯流程 |
| 2.2 編譯器CC1介紹 |
| 2.2.1 編譯流程 |
| 2.2.2 CC1對應(yīng)的優(yōu)化器 |
| 2.3 寄存器傳送語言RTL簡介 |
| 2.4 控制流分析 |
| 2.4.1 塊的確認(rèn) |
| 2.4.2 邊的確認(rèn) |
| 2.5 依賴關(guān)系分析 |
| 2.6 機器描述 |
| 2.7 本章小結(jié) |
| 第三章 TMS320C6000架構(gòu)分析 |
| 3.1 TMS320C6000系列結(jié)構(gòu)特點——VLIW體系結(jié)構(gòu) |
| 3.1.1 并行體系結(jié)構(gòu) |
| 3.1.2 C6000的體系結(jié)構(gòu)特點 |
| 3.1.3 C6000體系結(jié)構(gòu)內(nèi)部的特點 |
| 3.2 TMS320C6000系列CPU結(jié)構(gòu)與指令集 |
| 3.2.1 C6000系列CPU結(jié)構(gòu) |
| 3.2.2 C6000數(shù)據(jù)通路 |
| 3.2.3 通用寄存器 |
| 3.2.4 功能單元 |
| 3.2.5 寄存器組交叉通路 |
| 3.2.6 數(shù)據(jù)存儲器和讀取存儲通路 |
| 3.2.7 數(shù)據(jù)地址通路和控制寄存器 |
| 3.3 并行操作 |
| 3.4 流水線操作 |
| 3.5 GCC針對C6X的機器描述 |
| 3.6 本章小結(jié) |
| 第四章 蹤跡調(diào)度 |
| 4.1 指令級并行度探索 |
| 4.2 指令調(diào)度 |
| 4.2.1 基本塊調(diào)度 |
| 4.2.2 分支延遲槽調(diào)度 |
| 4.3 局部蹤跡調(diào)度 |
| 4.4 蹤跡調(diào)度的詳細(xì)算法 |
| 4.4.1 關(guān)鍵路徑處理 |
| 4.4.2 區(qū)域以及區(qū)域中蹤跡的確立 |
| 4.4.3 區(qū)域中的DAG圖分析 |
| 4.4.4 一條主蹤跡上的優(yōu)化 |
| 4.4.5 輔助蹤跡路徑的補償 |
| 4.5 蹤跡調(diào)度PASS |
| 4.5.1 創(chuàng)建所在的優(yōu)化遍 |
| 4.5.2 初始化遍時進(jìn)行蹤跡調(diào)度相應(yīng)的初始化 |
| 4.5.3 蹤跡調(diào)度實現(xiàn)方法 |
| 4.6 本章小結(jié) |
| 第五章 測試 |
| 5.1 配置項測試 |
| 5.2 性能測試 |
| 5.2.1 編譯器的編譯性能測試 |
| 5.2.2 編譯正確性測試和程序效率測試 |
| 5.3 本章小結(jié) |
| 第六章 結(jié)束語 |
| 6.1 論文工作總結(jié) |
| 6.2 后續(xù)工作展望 |
| 附錄A |
| 參考文獻(xiàn) |
| 致謝 |
| 作者簡介 |
（7）數(shù)字IP軟核RTL級設(shè)計方法研究（論文提綱范文）
| 致謝 |
| 中文摘要 |
| ABSTRACT |
| 1 引言 |
| 1.1 研究的背景和意義 |
| 1.2 國際國內(nèi)研究現(xiàn)狀 |
| 1.3 本論文的主要任務(wù) |
| 1.4 論文的組織結(jié)構(gòu) |
| 2 SoC設(shè)計與IP軟核基本概述 |
| 2.1 SoC特點 |
| 2.2 SoC基本結(jié)構(gòu) |
| 2.3 SoC設(shè)計方法 |
| 2.4 IP軟核 |
| 2.4.1 IP軟核設(shè)計流程 |
| 2.4.2 IP軟核產(chǎn)品化 |
| 2.4.3 IP軟核標(biāo)準(zhǔn)化 |
| 3 IP軟核RTL級設(shè)計方法研究 |
| 3.1 RTL級設(shè)計 |
| 3.2 設(shè)計說明 |
| 3.3 模塊劃分 |
| 3.4 基本設(shè)計方法 |
| 3.4.1 結(jié)構(gòu)邏輯設(shè)計方法 |
| 3.4.2 隨機邏輯設(shè)計方法 |
| 3.5 面向綜合的RTL級編碼方法研究 |
| 3.5.1 基本邏輯電路單元HDL描述 |
| 3.5.2 RTL級編碼方式對綜合結(jié)果影響 |
| 3.5.3 RTL級編碼規(guī)范研究 |
| 3.6 RTL級設(shè)計方法技巧研究 |
| 3.6.1 狀態(tài)機的編寫 |
| 3.6.2 信號的跨時鐘域處理 |
| 3.6.3 復(fù)位信號處理 |
| 3.7 RTL級設(shè)計其它考慮 |
| 4 邏輯綜合 |
| 4.1 邏輯綜合流程 |
| 4.1.1 工藝庫的設(shè)定 |
| 4.1.2 設(shè)計的讀入 |
| 4.1.3 作環(huán)境設(shè)置 |
| 4.1.4 設(shè)計的約束設(shè)置 |
| 4.2 設(shè)計編譯 |
| 4.2.1 自底向上策略 |
| 4.2.2 自頂向下策略 |
| 4.3 綜合結(jié)果分析與保存 |
| 4.3.1 分析設(shè)計問題 |
| 4.3.2 分析時間問題 |
| 5 微處理器設(shè)計 |
| 5.1 微處理器指令集 |
| 5.1.1 MCS-51指令集 |
| 5.2 微處理器設(shè)計方法 |
| 5.2.1 數(shù)據(jù)通路設(shè)計 |
| 5.2.2 控制通路設(shè)計 |
| 5.3 8bit微處理器典型結(jié)構(gòu) |
| 5.3.1 MCS-51系列微處理器結(jié)構(gòu) |
| 5.3.2 PIC16系列微處理器結(jié)構(gòu) |
| 5.4 微處理器IP軟核驗證方法 |
| 5.4.1 測試平臺搭建 |
| 5.4.2 微處理器IP軟核驗證平臺搭建 |
| 6 8051 IP軟核設(shè)計和改進(jìn)應(yīng)用 |
| 6.1 8051 IP軟核的分析與改進(jìn)研究 |
| 6.1.1 8051 IP軟核模塊劃分 |
| 6.1.2 8051 IP軟核特點 |
| 6.1.3 內(nèi)部ROM改進(jìn)設(shè)計 |
| 6.2 8051 IP軟核功能驗證 |
| 6.2.1 各子模塊測試 |
| 6.2.2 8051 IP軟核整體功能驗證 |
| 6.3 8051 IP軟核改進(jìn)應(yīng)用 |
| 6.4 系統(tǒng)整體結(jié)構(gòu) |
| 6.5 設(shè)計流程 |
| 6.6 設(shè)計說明與模塊劃分 |
| 6.6.1 設(shè)計說明 |
| 6.6.2 模塊劃分與描述 |
| 6.7 時鐘分頻模塊的設(shè)計 |
| 6.8 外部ROM接口模塊設(shè)計 |
| 6.9 數(shù)模接口模塊設(shè)計 |
| 6.10 軟件程序的開發(fā) |
| 6.11 功能仿真 |
| 6.12 8051IP軟核邏輯綜合 |
| 6.12.1 時鐘和異步信號約束 |
| 6.12.2 ROM和RAM綜合處理 |
| 6.12.3 選擇綜合策略 |
| 6.12.4 結(jié)果分析 |
| 6.13 時序驗證 |
| 6.13.1 FPGA平臺驗證 |
| 6.13.2 網(wǎng)表驗證 |
| 6.14 版圖 |
| 7 結(jié)論 |
| 7.1 總結(jié) |
| 7.2 展望 |
| 參考文獻(xiàn) |
| 作者簡歷 |
| 學(xué)位論文數(shù)據(jù)集 |
（8）基于FPGA的TCAS與S模式應(yīng)答機綜合化數(shù)字中頻接收系統(tǒng)的設(shè)計與仿真（論文提綱范文）
| 摘要 |
| ABSTRACT |
| 目錄 |
| 第一章 緒論 |
| 1.1 論文背景及研究意義 |
| 1.1.1 研究背景 |
| 1.1.2 研究意義 |
| 1.2 國內(nèi)外研究現(xiàn)狀 |
| 1.2.1 研究現(xiàn)狀 |
| 1.2.2 存在的問題分析 |
| 1.3 論文內(nèi)容 |
| 第二章 TCAS與S模式應(yīng)答機及軟件無線電簡介 |
| 2.1 TCAS系統(tǒng)簡介 |
| 2.1.1 TCAS系統(tǒng)功能 |
| 2.1.2 TCAS系統(tǒng)組成 |
| 2.2 S模式應(yīng)答機系統(tǒng)簡介 |
| 2.2.1 S模式應(yīng)答機系統(tǒng)功能 |
| 2.2.2 S模式應(yīng)答機系統(tǒng)組成 |
| 2.3 TCAS與S模式應(yīng)答機的協(xié)調(diào)工作 |
| 2.4 A/C/S模式信號格式 |
| 2.4.1 A/C模式詢問信號與S模式PAM詢問信號 |
| 2.4.2 A/C模式應(yīng)答信號 |
| 2.4.3 S模式DPSK詢問信號 |
| 2.4.4 S模式應(yīng)答信號 |
| 2.5 軟件無線電技術(shù)簡介 |
| 2.5.1 低通采樣定理 |
| 2.5.2 帶通采樣定理 |
| 2.5.3 多速率信號處理 |
| 2.5.4 正交信號變換 |
| 2.6 本章小結(jié) |
| 第三章 系統(tǒng)總體設(shè)計 |
| 3.1 總體方案 |
| 3.1.1 綜合化接收機的功能 |
| 3.1.2 本文設(shè)計實現(xiàn)的功能 |
| 3.2 系統(tǒng)設(shè)計 |
| 3.2.1 采樣頻率及系統(tǒng)時鐘 |
| 3.2.2 系統(tǒng)架構(gòu) |
| 3.3 硬件平臺的選型 |
| 3.3.1 平臺選型 |
| 3.3.2 StratixIII FPGA簡介 |
| 3.3.3 FPGA設(shè)計思想 |
| 3.4 本章小結(jié) |
| 第四章 數(shù)字下變頻原理及其FPGA實現(xiàn) |
| 4.1 數(shù)字下變頻原理簡介 |
| 4.1.1 NCO的工作原理 |
| 4.1.2 CIC的原理 |
| 4.1.3 HB的原理 |
| 4.2 數(shù)字下變頻的具體模塊實現(xiàn) |
| 4.2.1 模塊分解 |
| 4.2.2 NCO與Mixer的實現(xiàn) |
| 4.2.3 CIC的實現(xiàn) |
| 4.2.4 HB的實現(xiàn) |
| 4.2.5 FIR的實現(xiàn) |
| 4.2.6 平方開方運算的實現(xiàn) |
| 4.3 本章小結(jié) |
| 第五章 TCAS基帶預(yù)處理設(shè)計及其FPGA實現(xiàn) |
| 5.1 C模式應(yīng)答信號的檢測算法及其FPGA實現(xiàn) |
| 5.1.1 PSV生成 |
| 5.1.2 PSV分解 |
| 5.1.3 框架脈沖檢測 |
| 5.1.4 脈沖信息提取 |
| 5.1.5 C模式應(yīng)答信號參考功率的生成 |
| 5.2 S模式應(yīng)答信號報頭的檢測算法及其FPGA實現(xiàn) |
| 5.2.1 VPP檢測的實現(xiàn) |
| 5.2.2 LEP檢測的實現(xiàn) |
| 5.2.3 初始四脈沖報頭檢測的實現(xiàn) |
| 5.2.4 參考功率生成的簡化及實現(xiàn) |
| 5.2.5 重觸發(fā)的簡化及實現(xiàn) |
| 5.2.6 DF認(rèn)證的簡化及實現(xiàn) |
| 5.3 C/S模式應(yīng)答信號融合處理的分析 |
| 5.4 本章小結(jié) |
| 第六章 S模式應(yīng)答機基帶預(yù)處理設(shè)計及其FPGA實現(xiàn) |
| 6.1 詢問模式判別 |
| 6.1.1 算法流程圖 |
| 6.1.2 A/C/S詢問模式匹配 |
| 6.1.3 脈沖幅度求均值的優(yōu)化 |
| 6.2 S模式詢問信號接收處理 |
| 6.2.1 處理流程圖 |
| 6.2.2 S模式使能信號的擴展 |
| 6.2.3 定時脈沖的產(chǎn)生 |
| 6.2.4 DPSK解調(diào) |
| 6.2.5 DPSK解調(diào)方法二的說明 |
| 6.3 位同步抽樣判決 |
| 6.3.1 傳統(tǒng)的抽樣判決方法 |
| 6.3.2 抽樣判決方法的改進(jìn) |
| 6.4 本章小結(jié) |
| 第七章 整機級聯(lián)與測試驗證 |
| 7.1 系統(tǒng)測試驗證方法 |
| 7.1.1 激勵源的產(chǎn)生 |
| 7.1.2 Matlab建模與仿真 |
| 7.1.3 QuartusII下功能仿真與時序仿真 |
| 7.1.4 板級調(diào)試 |
| 7.2 DDC的測試方案及驗證 |
| 7.2.1 Matlab仿真DDC模型 |
| 7.2.2 FPGA實現(xiàn)DDC的結(jié)果 |
| 7.3 TCAS基帶預(yù)處理模塊的測試方案及驗證 |
| 7.3.1 基帶激勵源信號的產(chǎn)生 |
| 7.3.2 TCAS基帶預(yù)處理驗證 |
| 7.4 S模式應(yīng)答機基帶預(yù)處理模塊的測試方案及驗證 |
| 7.4.1 基帶激勵源信號的產(chǎn)生 |
| 7.4.2 S模式應(yīng)答機基帶的模式判別的驗證 |
| 7.4.3 S模式應(yīng)答機DPSK解調(diào)驗證 |
| 7.5 整機級聯(lián)及測試驗證 |
| 7.5.1 整機級聯(lián) |
| 7.5.2 中頻激勵信號的產(chǎn)生 |
| 7.5.3 整機系統(tǒng)驗證 |
| 7.6 本章小結(jié) |
| 第八章 總結(jié)與展望 |
| 8.1 全文總結(jié) |
| 8.2 展望 |
| 8.2.1 進(jìn)一步工作 |
| 8.2.2 未來展望 |
| 參考文獻(xiàn) |
| 致謝 |
| 攻讀碩士學(xué)位期間已發(fā)表或錄用的論文 |
（10）RTL到門級設(shè)計的等價性驗證的研究（論文提綱范文）
| 摘要 |
| Abstract |
| 第1章 緒論 |
| 1.1 課題背景 |
| 1.2 研究現(xiàn)狀 |
| 1.2.1 等價性驗證的研究現(xiàn)狀 |
| 1.2.2 綜合引擎的研究現(xiàn)狀 |
| 1.2.3 算術(shù)電路等價性驗證的研究現(xiàn)狀 |
| 1.3 論文的主要工作和創(chuàng)新點 |
| 1.4 論文的組織結(jié)構(gòu) |
| 第2章 ZDFV的綜合引擎的設(shè)計與實現(xiàn) |
| 2.1 綜合技術(shù)簡述 |
| 2.2 綜合引擎在驗證系統(tǒng)中的位置 |
| 2.3 可綜合的Verilog描述子集 |
| 2.3.1 變量聲明和使用 |
| 2.3.2 連續(xù)賦值語句 |
| 2.3.3 過程賦值語句 |
| 2.3.4 串行語句塊 |
| 2.3.5 高級程序語句 |
| 2.4 Icarus Verilog的實現(xiàn) |
| 2.4.1 預(yù)處理 |
| 2.4.2 初步解析(parse) |
| 2.4.3 精解析(elaborate) |
| 2.4.4 綜合優(yōu)化(synthesis) |
| 2.4.5 代碼生成 |
| 2.5 對Icarus Verilog的改進(jìn) |
| 2.5.1 增加對高級程序語句的支持 |
| 2.5.2 提高綜合引擎的通用性 |
| 2.5.3 采取多種手段提高運行效率 |
| 2.6 ZDFV綜合引擎的實現(xiàn) |
| 2.7 實驗數(shù)據(jù) |
| 2.8 小結(jié) |
| 第3章 提高電路相似性的算法研究 |
| 3.1 組合電路等價性驗證方法概述 |
| 3.1.1 功能等價性驗證方法 |
| 3.1.2 增量等價性驗證方法 |
| 3.2 面向通用模塊的相似性算法 |
| 3.2.1 綜合優(yōu)化對電路結(jié)構(gòu)的影響 |
| 3.2.2 算法實現(xiàn)細(xì)節(jié)及復(fù)雜度分析 |
| 3.3 實驗結(jié)果 |
| 3.4 小結(jié) |
| 第4章 數(shù)據(jù)通路的等價性驗證 |
| 4.1 數(shù)據(jù)通路的等價性研究現(xiàn)狀 |
| 4.2 算法模型和定理 |
| 4.3 算符排序算法 |
| 4.3.1 距離計算 |
| 4.3.2 初始變量分組 |
| 4.3.3 乘數(shù)被乘數(shù)的識別 |
| 4.3.4 驗證框架 |
| 4.4 實例分析 |
| 4.5 小結(jié) |
| 第5章 結(jié)合HAG的算術(shù)單元等價性驗證 |
| 5.1 算術(shù)單元等價性驗證的研究現(xiàn)狀 |
| 5.2 算法模型和定義 |
| 5.3 電路實現(xiàn)方案提取算法 |
| 5.3.1 HAG提取算法 |
| 5.3.2 加法樹構(gòu)架提取 |
| 5.3.3 乘法編碼方式識別 |
| 5.4 結(jié)合HAG的算術(shù)電路驗證 |
| 5.5 測試結(jié)果與分析 |
| 5.6 小結(jié) |
| 第6章 基于混合SAT引擎的RTL驗證算法 |
| 6.1 布爾邏輯的SAT引擎 |
| 6.1.1 電路布爾邏輯的SAT模型 |
| 6.1.2 布爾邏輯的SAT引擎 |
| 6.2 混合SAT引擎求解電路問題 |
| 6.2.1 混合SAT引擎的研究現(xiàn)狀 |
| 6.2.2 HDPLL算法 |
| 6.3 基于混合SAT引擎的RTL驗證系統(tǒng) |
| 6.3.1 實現(xiàn)細(xì)節(jié) |
| 6.3.2 實驗數(shù)據(jù) |
| 6.4 小結(jié) |
| 第7章 結(jié)論與展望 |
| 7.1 論文工作小結(jié) |
| 7.2 下一步工作展望 |
| 參考文獻(xiàn) |
| 致謝 |
| 附錄 1: Bench文件語法 |
| 附錄 2: 攻讀學(xué)位期間發(fā)表/錄用的學(xué)術(shù)論文 |
四、RTL綜合中的格式判別（論文參考文獻(xiàn)）
- [1]基于FPGA的X射線圖像拼接技術(shù)[D]. 黃康. 中北大學(xué), 2021(09)
- [2]基于圖卷積網(wǎng)絡(luò)的片上系統(tǒng)軟硬件協(xié)同設(shè)計研究[D]. 鄭欣. 廣東工業(yè)大學(xué), 2021(08)
- [3]ORB圖像特征提取算法的FPGA設(shè)計與實現(xiàn)[D]. 王雯濤. 昆明理工大學(xué), 2021(01)
- [4]基于FPGA的毫米波雷達(dá)信號處理算法研究[D]. 楊思遠(yuǎn). 廣東工業(yè)大學(xué), 2021
- [5]基于FPGA的G.729語音編碼算法的實現(xiàn)與驗證[D]. 蔡韞奇. 東南大學(xué), 2018(12)
- [6]基于TMS320C6000的GCC編譯器指令調(diào)度算法的設(shè)計與實現(xiàn)[D]. 王旭濤. 西安電子科技大學(xué), 2014(05)
- [7]數(shù)字IP軟核RTL級設(shè)計方法研究[D]. 凌波. 北京交通大學(xué), 2012(12)
- [8]基于FPGA的TCAS與S模式應(yīng)答機綜合化數(shù)字中頻接收系統(tǒng)的設(shè)計與仿真[D]. 馬進(jìn). 上海交通大學(xué), 2011(07)
- [9]設(shè)計質(zhì)量及其對設(shè)計收斂的影響[J]. Piyush Sancheti,Sanjay Churiwala,Rob Knoth. 電子設(shè)計技術(shù), 2010(10)
- [10]RTL到門級設(shè)計的等價性驗證的研究[D]. 翁延玲. 浙江大學(xué), 2008(07)
標(biāo)簽：soc論文; hls論文; 設(shè)計流程論文; 圖像融合論文; 并行處理論文;