国产精品三级AV三级AV三级_日韩AV无码一区二区三区不卡_青青草激情在线久久久免费播放_人妻无码视频免费看

BCH分組碼原理、實(shí)現(xiàn)及糾錯(cuò)性能分析

BCH分組碼原理、實(shí)現(xiàn)及糾錯(cuò)性能分析

一、BCH分組碼原理、實(shí)現(xiàn)及糾錯(cuò)性能分析(論文文獻(xiàn)綜述)

劉洋[1](2021)在《基于BCH與LDPC算法的NAND Flash糾錯(cuò)方法研究》文中認(rèn)為隨著信息技術(shù)革命的推進(jìn),信息產(chǎn)業(yè)對(duì)海量數(shù)據(jù)的存儲(chǔ)與處理提出了越來(lái)越高的要求,NAND FLASH憑借其容量、速度方面的優(yōu)勢(shì)已成為現(xiàn)代存儲(chǔ)系統(tǒng)的主要選擇。而考慮到NAND閃存存儲(chǔ)介質(zhì)上的數(shù)據(jù)存在比特翻轉(zhuǎn)的可能性,所以選擇使用如BCH和LDPC等具有較強(qiáng)糾錯(cuò)能力的糾錯(cuò)算法來(lái)保證數(shù)據(jù)的準(zhǔn)確性和系統(tǒng)的可靠性是至關(guān)重要的。針對(duì)誤碼分布的兩種情況,本文分別設(shè)計(jì)實(shí)現(xiàn)并優(yōu)化了具有模塊化思想的并行BCH糾錯(cuò)系統(tǒng)和LDPC糾錯(cuò)系統(tǒng)。在誤碼率極低時(shí),例如基于SLC的存儲(chǔ)設(shè)備可以應(yīng)用BCH糾錯(cuò)系統(tǒng)來(lái)消除位翻轉(zhuǎn)的影響;而在誤碼率較高時(shí),例如基于MLC、TLC的存儲(chǔ)設(shè)備可以應(yīng)用LDPC糾錯(cuò)系統(tǒng)來(lái)完成位錯(cuò)的校正。在BCH方面,首先闡述了編碼的原理及實(shí)現(xiàn)方法。其次在錯(cuò)誤檢測(cè)模塊中提出了一種采用資源復(fù)用和結(jié)構(gòu)共享技術(shù)來(lái)減少硬件消耗的方法。為了減少計(jì)算量,提高計(jì)算速度,提出了一種基于查找表和樹(shù)形結(jié)構(gòu)的錯(cuò)誤位置多項(xiàng)式系數(shù)計(jì)算的非求逆方法。最后采用提前終止法和縮小根距法可以顯著降低功耗和提高解碼速度。在LDPC方面,首先分析討論了其編解碼的結(jié)構(gòu)化思想,然后從硬件實(shí)現(xiàn)的角度著手,以編譯碼復(fù)雜度低的能夠提供足夠的并行性和靈活性的QC-LDPC碼作為設(shè)計(jì)基礎(chǔ),利用其子矩陣為循環(huán)結(jié)構(gòu)的特點(diǎn),在編碼時(shí)復(fù)用其核心的計(jì)算結(jié)構(gòu),因此能夠極大的簡(jiǎn)化設(shè)計(jì)流程,實(shí)現(xiàn)快速編碼。譯碼方案采用計(jì)算速度更快的歸一化最小和算法并應(yīng)用實(shí)用的分層譯碼技術(shù),可以實(shí)現(xiàn)多個(gè)校驗(yàn)方程相關(guān)消息的同時(shí)更新和傳遞。最后針對(duì)一些特殊的、要求數(shù)據(jù)的準(zhǔn)確率達(dá)到很高水平的應(yīng)用場(chǎng)景,提出可以采用糾錯(cuò)性能更好BCH+LDPC級(jí)聯(lián)的糾錯(cuò)方案。實(shí)驗(yàn)結(jié)果驗(yàn)證了方案的可行性以及高效編解碼算法的有效性。

康婧[2](2021)在《星地高速數(shù)傳LDPC碼編譯碼算法及高效實(shí)現(xiàn)技術(shù)研究》文中認(rèn)為隨著空間探測(cè)任務(wù)需求日益提升,航天器攜帶的載荷設(shè)備趨于精密多樣,星地鏈路傳輸數(shù)據(jù)量大幅增加。近地軌道(Low Earth Orbit,LEO)衛(wèi)星因具有發(fā)射成本低、通信時(shí)延小和覆蓋范圍廣等優(yōu)勢(shì)而被廣泛應(yīng)用,如何在LEO衛(wèi)星星上硬件資源、數(shù)傳時(shí)間有限的情況下實(shí)現(xiàn)高速數(shù)據(jù)傳輸已成為我國(guó)目前航天器發(fā)展需要解決的核心難題。信道編碼作為高速數(shù)傳的重要環(huán)節(jié),能夠提高數(shù)傳系統(tǒng)的抗干擾性和可靠性。低密度奇偶校驗(yàn)(Low-density Parity-check,LDPC)碼是一種糾錯(cuò)性能逼近Shannon極限的信道編碼,已廣泛應(yīng)用于光纖通信、空間通信、存儲(chǔ)等領(lǐng)域。然而LDPC碼一般碼長(zhǎng)較長(zhǎng),其迭代譯碼算法具有較高的計(jì)算和存儲(chǔ)復(fù)雜度,且LDPC碼并不能像Turbo碼一樣通過(guò)打孔靈活調(diào)整碼率適應(yīng)信道變化,因此LDPC碼在LEO衛(wèi)星高速數(shù)傳中的應(yīng)用仍面臨著挑戰(zhàn)。本文為滿足LEO衛(wèi)星高速數(shù)傳需求,依托于中國(guó)科學(xué)院空間科學(xué)先導(dǎo)專項(xiàng),從LDPC碼編譯碼算法設(shè)計(jì)和高效硬件實(shí)現(xiàn)兩個(gè)層面展開(kāi)了研究,旨在設(shè)計(jì)高速高效、低復(fù)雜度、碼率兼容、可重構(gòu)、低功耗的LDPC碼編譯碼器,論文的主要工作和創(chuàng)新點(diǎn)如下:1.提出了一種基于CCSDS近地應(yīng)用標(biāo)準(zhǔn)的低復(fù)雜度可重構(gòu)LDPC編碼器,解決了串行編碼器無(wú)法滿足高速數(shù)傳需求、并行編碼器資源消耗大的問(wèn)題。為縮短編碼延時(shí),提出了并行編碼算法;通過(guò)分析不同并行度編碼的結(jié)構(gòu)特點(diǎn),實(shí)現(xiàn)了可重構(gòu)編碼方案;采用優(yōu)化的移位寄存器累加單元,降低了硬件復(fù)雜度。在Xilinx FPGA上對(duì)提出的LDPC編碼器進(jìn)行了實(shí)現(xiàn),結(jié)果表明,在125 MHz工作時(shí)鐘下,編碼數(shù)據(jù)吞吐率最高可達(dá)1 Gbps,寄存器資源和查找表資源與相同平臺(tái)編碼器相比分別降低了13.7%和14.8%。2.針對(duì)LEO衛(wèi)星信道具有時(shí)變性、空間通信設(shè)備需具備低功耗的特點(diǎn),提出了基于DVB-S2標(biāo)準(zhǔn)的快速累加并向遞歸(Fast Accumulate Semi-parallel Recursive,FASPR)LDPC編碼算法及高效低功耗LDPC編碼器。為快速并向遞歸計(jì)算校驗(yàn)比特,采用新型校驗(yàn)比特存儲(chǔ)器陣列,實(shí)現(xiàn)碼率兼容的同時(shí)提高了編碼數(shù)據(jù)吞吐率;利用二進(jìn)制特性對(duì)校驗(yàn)比特計(jì)算進(jìn)行簡(jiǎn)化,降低了功耗。在Xilinx FPGA上對(duì)提出的編碼器進(jìn)行了實(shí)現(xiàn),結(jié)果表明,該編碼器能夠兼容2種碼率,3種編碼并行度,在347.5 MHz工作時(shí)鐘下,編碼數(shù)據(jù)吞吐率最高可達(dá)1.104 Gbps,編碼器功耗與相同平臺(tái)編碼器相比降低了21.7%。3.面向LEO衛(wèi)星可變編碼調(diào)制(Variable Coding Modulation,VCM)高速數(shù)傳應(yīng)用場(chǎng)景,在高效低功耗LDPC編碼器基礎(chǔ)上,提出了一種高效前向糾錯(cuò)碼(Forward Error Correction,FEC)編碼器,能夠支持多種VCM模式,具有高效性。在Xilinx FPGA上對(duì)提出的編碼器進(jìn)行了實(shí)現(xiàn),結(jié)果表明,該編碼器能夠正確切換支持3種VCM模式,在389.5 MHz工作時(shí)鐘下,編碼數(shù)據(jù)吞吐率最高可達(dá)1.19 Gbps。4.為解決動(dòng)態(tài)策略串行譯碼算法具有較高復(fù)雜度的問(wèn)題,提出了一種低復(fù)雜度LDPC碼動(dòng)態(tài)策略串行譯碼算法(Residual-based Layered Belief Propagation,RB-LBP)。利用殘差值作為度量動(dòng)態(tài)確定每次迭代時(shí)層的更新順序,分析及仿真結(jié)果表明,與傳統(tǒng)譯碼算法相比,該算法具有較低的計(jì)算復(fù)雜度,且具有較快譯碼收斂速度和較優(yōu)譯碼性能。針對(duì)歸一化最小和譯碼算法(Normalized Min-Sum Algorithm,NMSA),提出了一種增強(qiáng)部分并行架構(gòu)高速LDPC譯碼器,提高了譯碼數(shù)據(jù)吞吐率。首先將多對(duì)角線矩陣進(jìn)行拆分并采用分布式存儲(chǔ)策略分別存儲(chǔ)置信度信息;然后將拆分后子矩陣的多行(列)置信度信息存儲(chǔ)在同一內(nèi)存地址,成倍增加了每次內(nèi)存讀寫數(shù)據(jù)量與節(jié)點(diǎn)運(yùn)算量。在Xilinx FPGA上對(duì)提出的LDPC譯碼器進(jìn)行了實(shí)現(xiàn),結(jié)果表明,在250 MHz工作時(shí)鐘下,譯碼吞吐率為1.02 Gbps。通過(guò)軟件仿真、硬件測(cè)試以及與現(xiàn)有LDPC編譯碼器的對(duì)比,證明了本文提出的LDPC編譯碼器具有可行性及高效性,在未來(lái)LEO衛(wèi)星高速數(shù)傳系統(tǒng)中具有較高應(yīng)用價(jià)值。目前,本文提出的低復(fù)雜度可重構(gòu)LDPC編碼器已應(yīng)用于中國(guó)科學(xué)院空間科學(xué)先導(dǎo)專項(xiàng)“先進(jìn)天基天文臺(tái)”(Advanced Space-based Solar Observatory,ASO-S)科學(xué)衛(wèi)星高速數(shù)傳系統(tǒng);提出的FEC編碼器已應(yīng)用于中國(guó)科學(xué)院空間科學(xué)先導(dǎo)專項(xiàng)“地球大數(shù)據(jù)科學(xué)工程”(Big Earth Data Science Engineering Project,CASEarth)科學(xué)衛(wèi)星VCM數(shù)傳系統(tǒng)。本文的工作具有重要的工程意義。

鄧?yán)?sup>[3](2021)在《LDPC編譯碼算法設(shè)計(jì)與應(yīng)用研究》文中提出從20世紀(jì)90年代末開(kāi)始,多媒體應(yīng)用需求的急劇增加對(duì)無(wú)線圖像傳輸系統(tǒng)的抗差錯(cuò)性能提出了更高的要求,聯(lián)合信源信道編碼(Joint Source Channel Coding,JSCC)這種抗差錯(cuò)傳輸技術(shù)也因此得到快速發(fā)展。LDPC碼作為一種非常有潛力的信道編碼技術(shù),在JSCC方面的應(yīng)用也越來(lái)越多。另一方面,信息量的爆炸式增長(zhǎng)對(duì)存儲(chǔ)系統(tǒng)的容量以及可靠性都提出了更高要求,原有的里德-索羅門(Reed-Solomon,RS)碼和BCH(Bose-Chaudhuri-Hocquenghem,BCH)碼等糾錯(cuò)編碼技術(shù)的性能已經(jīng)到達(dá)或接近極限;而在迭代譯碼算法下具有良好糾錯(cuò)性能的LDPC碼則作為一種重要的糾錯(cuò)編碼技術(shù)被廣泛應(yīng)用于各種大容量存儲(chǔ)系統(tǒng),如半導(dǎo)體存儲(chǔ)系統(tǒng)、高密度光存儲(chǔ)系統(tǒng)以及脫氧核糖核酸(Deoxyribonucleic Acid,DNA)數(shù)據(jù)存儲(chǔ)系統(tǒng)等。鑒于LDPC碼在無(wú)線通信和數(shù)據(jù)存儲(chǔ)技術(shù)中的重要地位,本文著重研究了面向JSCC傳輸系統(tǒng)和數(shù)據(jù)存儲(chǔ)系統(tǒng)的LDPC編譯碼算法,其主要貢獻(xiàn)包括以下幾方面:1.面向JSCC數(shù)據(jù)傳輸?shù)腖DPC編碼算法設(shè)計(jì)首先,針對(duì)JSCC中的雙原模圖低密度奇偶校驗(yàn)碼(Double Protograph Low-Density Parity-Check,DP-LDPC)存在錯(cuò)誤平層性能隨信息序列的長(zhǎng)度縮短以及信源概率增大而下降的問(wèn)題,提出一種有限長(zhǎng)DP-LDPC碼的聯(lián)合優(yōu)化方法,優(yōu)化后的DP-LDPC碼能夠獲得較低的錯(cuò)誤平層并保持良好的瀑布區(qū)性能;另外,采用基于模糊邏輯控制的信源信道速率自適應(yīng)分配策略,進(jìn)一步提高系統(tǒng)的傳輸可靠性。其次,針對(duì)基于空間耦合低密度奇偶校驗(yàn)碼(Spatially Coupled Low-Density Parity-Check,SC-LDPC)的JSCC方案采用固定且較短的耦合長(zhǎng)度以及滑動(dòng)窗口譯碼策略,導(dǎo)致系統(tǒng)整體性能提升有限的問(wèn)題,將任意時(shí)刻編碼(Anytime Coding)技術(shù)引入JSCC系統(tǒng),簡(jiǎn)稱為任意時(shí)間聯(lián)合信源信道編碼(Joint Source Channel Anytime Coding,JSCAC)。在JSCAC方案中采用的指數(shù)分布耦合方式和聯(lián)合擴(kuò)展窗譯碼可以保證那些已傳輸而未被完全恢復(fù)的、具有較高信源概率且長(zhǎng)度較短的子信息塊得到快速糾正。另外,所提出的部分聯(lián)合擴(kuò)展窗譯碼策略可以進(jìn)一步降低信源譯碼器和信道譯碼器之間的錯(cuò)誤傳播,提高JSCAC系統(tǒng)的整體糾錯(cuò)能力。2.面向DNA數(shù)據(jù)存儲(chǔ)的LDPC編碼算法設(shè)計(jì)為了糾正DNA數(shù)據(jù)存儲(chǔ)過(guò)程中常出現(xiàn)的非對(duì)稱替換錯(cuò)誤,提出一種由變長(zhǎng)游程限制碼(Variable-Length Run-Length Limited,VL-RLL)和原模圖LDPC碼組成的混合編碼體系。其中,改進(jìn)的VL-RLL碼用于滿足DNA序列的生物限制以及獲得接近極限的映射潛力。在原模圖LDPC碼的設(shè)計(jì)方面,提出了針對(duì)非對(duì)稱錯(cuò)誤測(cè)序信道的的外部信息傳遞算法(Extrinsic Information Transfer,EXIT),并為不同的測(cè)序信道設(shè)計(jì)一系列的原模圖LDPC碼。仿真結(jié)果表明,優(yōu)化后的原模圖LDPC碼比現(xiàn)有DNA數(shù)據(jù)存儲(chǔ)系統(tǒng)使用的糾錯(cuò)編碼具有更好的誤碼性能。3.BP迭代譯碼及調(diào)度策略在HDPC碼中的應(yīng)用推廣在LDPC譯碼算法的應(yīng)用方面,提出一種擾動(dòng)的自適應(yīng)置信傳播(Perturbed Adaptive Belief Propagation,P-ABP)算法,用于改善數(shù)據(jù)存儲(chǔ)系統(tǒng)常使用的高密度奇偶校驗(yàn)(High-Density Parity-Check,HDPC)代數(shù)碼進(jìn)行軟輸入軟輸出(Soft-in-soft-out,SISO)譯碼時(shí)的糾錯(cuò)性能。傳統(tǒng)ABP的核心思想是稀疏化奇偶校驗(yàn)矩陣的某些列,使其對(duì)應(yīng)于具有較小對(duì)數(shù)似然比(Log-likelihood-ratio,LLR)值的最不可靠位。當(dāng)一些比特具有較大的LLR幅值但符號(hào)錯(cuò)誤時(shí),這種稀疏化策略可能不是最優(yōu)的?;谶@一觀察,本文提出的P-ABP算法將少量具有較大LLR幅值的不穩(wěn)定比特也納入奇偶校驗(yàn)矩陣的稀疏化操作中。此外,根據(jù)HDPC碼的特點(diǎn),還提出了改進(jìn)的部分更新分層調(diào)度以及混合動(dòng)態(tài)調(diào)度策略以進(jìn)一步提高P-ABP算法性能。仿真結(jié)果表明,本文提出的P-ABP算法比傳統(tǒng)的ABP算法具有更好的糾錯(cuò)性能和更快的收斂速度。

曠嵩[4](2021)在《新型非易失性存儲(chǔ)器檢錯(cuò)糾錯(cuò)電路設(shè)計(jì)》文中指出隨著現(xiàn)代社會(huì)進(jìn)入大數(shù)據(jù)和物聯(lián)網(wǎng)時(shí)代,計(jì)算機(jī)和服務(wù)器處理的數(shù)據(jù)量呈現(xiàn)快速增長(zhǎng)的趨勢(shì),在設(shè)備中廣泛應(yīng)用的半導(dǎo)體存儲(chǔ)器也面臨著多元化的發(fā)展新機(jī)遇。新型非易失性存儲(chǔ)器(常見(jiàn)的有磁性存儲(chǔ)器MRAM、鐵電存儲(chǔ)器、相變存儲(chǔ)器)由于其非易失性的特點(diǎn),對(duì)它們的開(kāi)發(fā)研究和應(yīng)用有望成為將來(lái)存儲(chǔ)器行業(yè)的主導(dǎo)方向。當(dāng)新型存儲(chǔ)器被應(yīng)用到計(jì)算機(jī)或服務(wù)器中時(shí),由于器件本身可靠性因素,或者是受外界輻射影響等原因,可能會(huì)發(fā)生不穩(wěn)定的存儲(chǔ)位錯(cuò)誤的問(wèn)題。而檢錯(cuò)糾錯(cuò)電路恰好就是應(yīng)用于這種場(chǎng)景的存儲(chǔ)器組件,它作為一種糾錯(cuò)邏輯被集成到存儲(chǔ)器控制器的內(nèi)部中,能夠有效對(duì)發(fā)生的軟錯(cuò)誤現(xiàn)象進(jìn)行糾正,從而提升存儲(chǔ)器的可靠性,并進(jìn)一步減少計(jì)算機(jī)和服務(wù)器出錯(cuò)的概率。因此,研究適用于新型非易失性存儲(chǔ)器的檢錯(cuò)糾錯(cuò)電路有著重大的實(shí)際意義和工程作用。本文以教研室的項(xiàng)目《LPDDR MRAM控制器的設(shè)計(jì)》為載體,研究適用于磁性存儲(chǔ)器MRAM器件的檢錯(cuò)糾錯(cuò)電路和糾錯(cuò)碼原理,主要包括以下內(nèi)容:1、對(duì)目前研究比較熱門的幾類新型非易失性存儲(chǔ)器做了簡(jiǎn)單的介紹,包括磁性存儲(chǔ)器MRAM、鐵電存儲(chǔ)器FRAM和相變存儲(chǔ)器PRAM,主要介紹了它們的歷史發(fā)展過(guò)程、器件結(jié)構(gòu)模型、存儲(chǔ)工作原理、優(yōu)良特性和商業(yè)化應(yīng)用前景。2、分析了存儲(chǔ)器對(duì)檢錯(cuò)糾錯(cuò)電路的需求,對(duì)基于三種糾錯(cuò)碼的檢錯(cuò)糾錯(cuò)電路展開(kāi)了研究,包括分析這幾種糾錯(cuò)碼的檢錯(cuò)糾錯(cuò)原理,設(shè)計(jì)了基于漢明碼和BCH碼的編碼器和解碼器電路,并且對(duì)其展開(kāi)功能仿真和驗(yàn)證工作。還設(shè)計(jì)了基于漢明碼的糾一檢二的參數(shù)化模板,包括了其中編碼器參數(shù)化模板和解碼器參數(shù)化模板,使得只需要調(diào)整其中的幾個(gè)參數(shù)便可以快速生成具有SEC-DED功能的漢明碼檢錯(cuò)糾錯(cuò)電路。3、研究了MRAM控制器的關(guān)鍵技術(shù),包括控制器的總體架構(gòu)、各種操作的時(shí)序圖,之后規(guī)劃和設(shè)計(jì)了整體架構(gòu),再對(duì)控制器包含的幾個(gè)子功能模塊進(jìn)行設(shè)計(jì),比如命令處理模塊、數(shù)據(jù)處理模塊,并且對(duì)各子模塊和整個(gè)控制器進(jìn)行了功能驗(yàn)證。此外,還根據(jù)本文介紹的漢明碼糾錯(cuò)碼,在MRAM控制器中實(shí)現(xiàn)了具有檢錯(cuò)糾錯(cuò)電路的功能模塊,并且對(duì)其進(jìn)行了功能驗(yàn)證,從而增強(qiáng)了MRAM存儲(chǔ)器的數(shù)據(jù)可靠性。

戴莉[5](2021)在《線性分組碼參數(shù)的盲識(shí)別方法研究》文中進(jìn)行了進(jìn)一步梳理線性分組碼是一類性能優(yōu)異并得到廣泛應(yīng)用的信道編碼。目前對(duì)于線性分組碼參數(shù)的盲識(shí)別方法大部分只針對(duì)某一特殊類型的線性分組碼(比如:BCH碼、RS碼和LDPC碼等),為提高線性分組碼參數(shù)盲識(shí)別方法的適用范圍與容錯(cuò)性能,本文在僅已知接收序列為線性分組碼,而不知道其具體碼型以及其他信息的條件下進(jìn)行線性分組碼參數(shù)的盲識(shí)別研究。本文主要研究了線性分組碼的碼長(zhǎng)識(shí)別和校驗(yàn)矩陣重建兩個(gè)方面。在碼長(zhǎng)識(shí)別方面,本文對(duì)傳統(tǒng)的碼長(zhǎng)識(shí)別算法——秩準(zhǔn)則法和碼重分析法進(jìn)行了重點(diǎn)研究與仿真分析,總結(jié)了兩種算法的適用范圍與優(yōu)缺點(diǎn)。在此基礎(chǔ)上,本文通過(guò)建立“歸一化列重向量”的概念,提出了一種基于歸一化列重向量余弦相似度的碼長(zhǎng)識(shí)別方法:將碼字矩陣中每一列“1”的比率所形成的向量定義為“歸一化列重向量”,選用余弦相似度來(lái)衡量高斯列消元后碼字矩陣的歸一化列重向量與隨機(jī)二進(jìn)制矩陣的歸一化列重向量之間的差異,將余弦相似度取得極小值時(shí)矩陣所對(duì)應(yīng)的列數(shù)估計(jì)為真實(shí)碼長(zhǎng)或真實(shí)碼長(zhǎng)的倍數(shù),從而達(dá)到碼長(zhǎng)識(shí)別的目的。仿真結(jié)果表明,在對(duì)線性分組碼C(15,7)和C(31,6)進(jìn)行碼長(zhǎng)識(shí)別時(shí),基于歸一化列重向量余弦相似度的碼長(zhǎng)識(shí)別算法的容錯(cuò)率相較于碼重分析法分別提升了83.33%和50%,且對(duì)不同碼長(zhǎng)和碼率的線性分組碼均具有較好的容錯(cuò)性能,適用范圍較廣。在校驗(yàn)矩陣重建方面,本文對(duì)高斯解方程法和Walsh Hadamard變換法的原理進(jìn)行了研究,并對(duì)Walsh Hadamard變換法進(jìn)行了仿真分析。與傳統(tǒng)校驗(yàn)矩陣重建算法基于矩陣?yán)碚摰慕嵌炔煌氖?本文從尋找線性分組碼校驗(yàn)碼元與信息碼元之間的線性約束關(guān)系的角度出發(fā),通過(guò)引入數(shù)據(jù)挖掘領(lǐng)域中的關(guān)聯(lián)規(guī)則挖掘的概念,提出了基于關(guān)聯(lián)規(guī)則挖掘的校驗(yàn)矩陣重建算法:根據(jù)線性分組碼每組碼字的校驗(yàn)碼元與信息碼元之間存在線性約束關(guān)系這一特性,建立碼字?jǐn)?shù)據(jù)庫(kù)進(jìn)行關(guān)聯(lián)規(guī)則挖掘,從而挖掘出可能存在的約束關(guān)系;并根據(jù)線性分組碼的固有性質(zhì)進(jìn)行篩選得到正確的約束關(guān)系,從而達(dá)到校驗(yàn)矩陣重建的目的。仿真結(jié)果表明,在對(duì)線性分組碼C(7,4)和C(15 7,)進(jìn)行校驗(yàn)矩陣重建時(shí),關(guān)聯(lián)規(guī)則挖掘法的容錯(cuò)率比Walsh Hadamard變換法分別提高了368.75%和221.43%,容錯(cuò)性有了顯著提升。

雷文彬[6](2020)在《基于閃存陣列的高速大容量存儲(chǔ)器訪問(wèn)和管理技術(shù)研究》文中提出當(dāng)今太空探索和對(duì)地監(jiān)控已成為世界各國(guó)關(guān)注的焦點(diǎn),為了應(yīng)對(duì)日益增加的單次空間探測(cè)任務(wù),空間飛行器需要攜帶的觀測(cè)設(shè)備也隨之增加。這些觀測(cè)設(shè)備將產(chǎn)生龐大的數(shù)據(jù)量,同時(shí)其速度要求也越來(lái)越高。所以高速大容量存儲(chǔ)器已經(jīng)成為星地傳輸鏈中極為重要的一環(huán)。針對(duì)現(xiàn)今應(yīng)用于高速大容量存儲(chǔ)器的主流方案——NAND Flash陣列,本文主要對(duì)以下三個(gè)問(wèn)題進(jìn)行了研究與處理:(1)閃存陣列的訪問(wèn)方式如何設(shè)計(jì)能滿足速度要求的同時(shí)使陣列面積最小化?在吞吐率的限制方面,主要問(wèn)題存在于寫入操作的頁(yè)編程時(shí)間。業(yè)內(nèi)通常采用流水線的方式消除對(duì)頁(yè)編程時(shí)間的等待。但是一般只在存儲(chǔ)顆粒之間設(shè)置流水線,這種方式只有增加芯片數(shù)量來(lái)滿足吞吐率。對(duì)此,本文采用了片內(nèi)流水與片間流水結(jié)合的方式,在滿足吞吐率和容量的同時(shí)使得陣列面積最大化縮小;(2)如何提升閃存陣列管理技術(shù),以在實(shí)現(xiàn)對(duì)存儲(chǔ)空間高效利用和調(diào)度的同時(shí)保證吞吐率?傳統(tǒng)的解決方案均采用以操作系統(tǒng)為核心的文件管理,此方法有很強(qiáng)的靈活性,但是操作系統(tǒng)會(huì)對(duì)陣列的吞吐率造成很大的限制。本文采用了完全由FPGA實(shí)現(xiàn)的硬件文件管理方案,在實(shí)現(xiàn)對(duì)存儲(chǔ)空間高效管理的同時(shí)不妨礙吞吐率的提升;(3)如何在超高吞吐率的情況下保證數(shù)據(jù)輸入輸出的準(zhǔn)確性?通常在較低吞吐率場(chǎng)景下采用BCH碼或RS碼的串行編解碼方式,此方式會(huì)消耗較多的時(shí)鐘。本文采用了基于FPGA的BCH并行編碼的方法,大幅縮減了編碼對(duì)吞吐率的影響,同時(shí)使誤碼率優(yōu)于1×10-10。以上設(shè)計(jì)均進(jìn)行了行為級(jí)仿真驗(yàn)證和板級(jí)驗(yàn)證,證實(shí)了設(shè)計(jì)的可行性。

竇欣[7](2020)在《光通信中空間耦合碼的設(shè)計(jì)與譯碼算法研究》文中指出近年來(lái),隨著信息量呈指數(shù)爆炸性增長(zhǎng),高速率大容量的光通信得到了越來(lái)越多的關(guān)注和應(yīng)用。同電波通信,光通信也分為有線和無(wú)線兩種。在有線接入方面,光傳輸網(wǎng)絡(luò)正朝向諸如400 Gb/s的速率邁進(jìn);在無(wú)線接入方面,傳統(tǒng)電波通信正陷入頻譜短缺的窘境,而無(wú)線光通信因其傳輸容量大、組網(wǎng)靈活、保密性好等優(yōu)勢(shì)而受到廣泛關(guān)注。面對(duì)高速率大容量的光通信,為保證光鏈路的可靠傳輸,業(yè)界一直在尋找逼近信道容量的編碼方式??臻g耦合碼是現(xiàn)有編碼方式的擴(kuò)展,其編碼思想組合了分組編碼和遞歸卷積編碼。漸近容量可達(dá)的特性使得空間耦合碼成為未來(lái)光通信具有競(jìng)爭(zhēng)力的候選編碼方案。作為空間耦合碼的一種,staircase碼因其優(yōu)異的性能現(xiàn)已入選光通信標(biāo)準(zhǔn)。本論文面向光通信,對(duì)空間耦合碼的設(shè)計(jì)與譯碼算法進(jìn)行了研究,具體工作總結(jié)如下:1.研究了無(wú)線光通信系統(tǒng)中的信道環(huán)境,給出了無(wú)線光通信的常用信道模型及調(diào)制技術(shù),對(duì)具有普適性的Gamma-Gamma模型及OOK和PPM調(diào)制進(jìn)行了實(shí)現(xiàn),搭建了無(wú)線光通信系統(tǒng)的仿真平臺(tái)。2.對(duì)于已作為光通信標(biāo)準(zhǔn)的staircase碼,重點(diǎn)研究了其譯碼算法。首先綜述了多種硬判決譯碼算法,并從信息交換及復(fù)雜度等方面進(jìn)行了比較。仿真結(jié)果說(shuō)明了不同算法的性能差異以及staircase碼與乘積碼的性能差異。相比于乘積碼,采用相同分量碼的staircase碼可以獲得更優(yōu)的性能。為進(jìn)一步提高staircase碼的譯碼性能,提出了一種基于軟判決的滑窗譯碼算法。以一定的復(fù)雜度增加為代價(jià),該算法可以獲得0.3 d B~2 d B的性能增益。同時(shí)為適應(yīng)信道條件的變化,并降低軟判決譯碼的復(fù)雜度,又設(shè)計(jì)了一種自適應(yīng)軟判決譯碼算法。最后,面向突發(fā)刪除場(chǎng)景,研究了乘積碼的性能,并對(duì)staircase碼在突發(fā)刪除場(chǎng)景中的應(yīng)用進(jìn)行了初步分析。3.為保證無(wú)線光鏈路的可靠傳輸,研究了兩類空間耦合碼在無(wú)線光通信系統(tǒng)中的性能。首先給出了BMST編碼OOK及PPM調(diào)制下無(wú)線光通信系統(tǒng)的性能。接著,針對(duì)無(wú)線光通信,設(shè)計(jì)了一種braided自正交碼,并提出了一種迭代雙滑窗譯碼算法,即braided自正交碼采用迭代滑窗譯碼算法,同時(shí)分量自正交碼也采用滑窗BP算法進(jìn)行譯碼。該譯碼策略可以有效地降低譯碼時(shí)延及譯碼復(fù)雜度。仿真結(jié)果表明,在braided自正交碼編碼PPM調(diào)制的無(wú)線光通信系統(tǒng)中,braided自正交碼可以很好地對(duì)抗湍流效應(yīng),這將會(huì)為braided自正交碼在無(wú)線光通信中的應(yīng)用奠定良好的基礎(chǔ)。

余藝[8](2020)在《差錯(cuò)控制編碼在BRAM及固態(tài)存儲(chǔ)系統(tǒng)中的設(shè)計(jì)與應(yīng)用》文中指出本文主要由個(gè)人研究生期間的兩個(gè)工程實(shí)踐項(xiàng)目結(jié)合構(gòu)成,研究的核心是差錯(cuò)控制編碼對(duì)半導(dǎo)體存儲(chǔ)器的糾錯(cuò)檢錯(cuò)與系統(tǒng)級(jí)抗輻照抗輻照加固設(shè)計(jì)。第一部分,基于國(guó)產(chǎn)自研的HWDV5型號(hào)FPGA其內(nèi)嵌的BRAM模塊做常規(guī)的糾錯(cuò)檢錯(cuò)及系統(tǒng)級(jí)抗輻照加固設(shè)計(jì),對(duì)36K BRAM設(shè)計(jì)了廣泛用于CPU、內(nèi)存等最為常用的(72,64)漢明奇偶校驗(yàn)碼方案用于BRAM常規(guī)使用過(guò)程中的糾錯(cuò)檢錯(cuò),仿真結(jié)果證明(72,64)漢明擴(kuò)展碼至少具備糾正1位錯(cuò)誤檢測(cè)2位錯(cuò)誤的能力。為適應(yīng)40nm工藝以下FPGA單粒子多位翻轉(zhuǎn)的需求,因漢明碼糾錯(cuò)能力有限且可優(yōu)化空間不大,在深刻分析了FPGA中BRAM多位翻轉(zhuǎn)機(jī)理的前提下,采用可自主定義糾錯(cuò)位數(shù)而提升抗多位翻轉(zhuǎn)能力的RS碼。傳統(tǒng)RS碼基于多項(xiàng)式除法編碼器算法與求解關(guān)鍵方鍵程為核心的解碼器算法用于BRAM抗多位翻轉(zhuǎn)實(shí)現(xiàn)較為復(fù)雜,并且?guī)?lái)面積、功耗的開(kāi)銷,流水線、并行化、狀態(tài)機(jī)等層面優(yōu)化仍然無(wú)法滿足BRAM的單周期讀取的實(shí)際使用場(chǎng)景。沿著漢明碼校驗(yàn)矩陣設(shè)計(jì)的思路,改用有限域矩陣乘法的方法設(shè)計(jì)適用于BRAM物理位寬范圍的RS(8,4,4),該方法校驗(yàn)矩陣關(guān)系僅用簡(jiǎn)單異或門即可實(shí)現(xiàn)編譯碼器。通過(guò)故障注入使碼字發(fā)生多種情況的翻轉(zhuǎn)實(shí)驗(yàn)仿真,仿真結(jié)果與數(shù)學(xué)證明上推導(dǎo)結(jié)果一致,對(duì)BRAM存儲(chǔ)器單元因單粒子效應(yīng)引發(fā)的集中式錯(cuò)誤每32位具備8位抗翻轉(zhuǎn)能力,實(shí)現(xiàn)了與(72,64)漢明奇偶校驗(yàn)碼幾乎相同的邏輯門數(shù)量卻大大提升糾錯(cuò)能力差錯(cuò)控制方式。第二部分,因固態(tài)存儲(chǔ)容量激增使其底層存儲(chǔ)顆粒NAND Flash基本存儲(chǔ)單元朝著存儲(chǔ)多比特?cái)?shù)據(jù)及三維堆疊方向發(fā)展,數(shù)據(jù)存儲(chǔ)的可靠性下降引發(fā)的高誤碼問(wèn)題亟待解決。分析國(guó)內(nèi)外學(xué)者針對(duì)引發(fā)NAND Flash高誤碼率的隨機(jī)電報(bào)噪聲、單元間干擾、保持噪聲等多種錯(cuò)誤機(jī)制及其噪聲模型所做的工作,基于該錯(cuò)誤特征對(duì)固態(tài)存儲(chǔ)主控制器中NAND Flash controller模塊采用差錯(cuò)控制算法LDPC做多種編解碼算法設(shè)計(jì)。通過(guò)閃存測(cè)試平臺(tái)測(cè)試鎂光64GB MLC分析原始錯(cuò)誤率與數(shù)據(jù)保存時(shí)間的關(guān)系,推導(dǎo)出對(duì)1年時(shí)間內(nèi)駐留錯(cuò)誤對(duì)MLC NAND Flash閾值電壓概率密度分布函數(shù)標(biāo)準(zhǔn)差的變化模型。通過(guò)分析字線電壓獲取的軟信息讀取次數(shù)對(duì)信道原始誤碼率的關(guān)系,采用2次讀操作較為合適。接著分析NAND Flash輸入輸出信道模型置信概率轉(zhuǎn)移規(guī)律,最大化輸入輸出信道的平均互信息量(MI)來(lái)獲取閾值電壓概率密度曲線分布交疊距離,以該距離作為L(zhǎng)DPC軟判決譯碼的讀電壓設(shè)置范圍來(lái)優(yōu)化LDPC軟判決譯碼的參考電壓值,獲取最為精準(zhǔn)的軟信息。算法仿真實(shí)驗(yàn)比較了經(jīng)典BP算法、修正MS算法、分層算法及基于MI優(yōu)化的BP、MS自適應(yīng)算法的性能比較。仿真結(jié)果表明,該方法精準(zhǔn)、有效、自適應(yīng)地用于LDPC軟判決譯碼解碼,能在有限軟判決電壓精度下比傳統(tǒng)方法獲得更低的比特誤碼率,有利LDPC軟判決譯碼時(shí)減少retry次數(shù),在有效保證數(shù)據(jù)可靠性的前提下降低多次讀操作帶來(lái)延時(shí)和譯碼復(fù)雜度。

李家強(qiáng)[9](2020)在《SRAM存儲(chǔ)器抗多位翻轉(zhuǎn)ECC加固設(shè)計(jì)技術(shù)研究》文中研究表明隨著存儲(chǔ)單元敏感節(jié)點(diǎn)臨界電荷量的減少,一次粒子輻射事件可以影響更多存儲(chǔ)單元,產(chǎn)生多位翻轉(zhuǎn)。為了保障存儲(chǔ)器內(nèi)存儲(chǔ)信息的安全,糾錯(cuò)碼(Error Correction Codes,ECC)加固技術(shù)得到廣泛應(yīng)用。然而,隨著系統(tǒng)集成度和多位翻轉(zhuǎn)形式復(fù)雜度的不斷提升,傳統(tǒng)ECC加固方案已經(jīng)不能滿足當(dāng)前存儲(chǔ)器加固設(shè)計(jì)對(duì)可靠性與快速讀寫的性能要求。因此,有必要對(duì)存儲(chǔ)器ECC加固設(shè)計(jì)技術(shù)展開(kāi)深入的研究,解決其在冗余度、譯碼復(fù)雜度和修正能力方面的諸多不足。本文針對(duì)靜態(tài)隨機(jī)存儲(chǔ)器(Static Random Access Memory,SRAM)抗多位翻轉(zhuǎn)ECC加固設(shè)計(jì)技術(shù)中幾個(gè)關(guān)鍵問(wèn)題展開(kāi)研究,主要工作包括以下幾方面:(1)通用ECC奇偶校驗(yàn)矩陣搜索算法研究。由于矩陣搜索在特定時(shí)間內(nèi)獲得最優(yōu)解的優(yōu)化程度有限且現(xiàn)有矩陣搜索算法均是針對(duì)特定問(wèn)題并不具備通用性,本文分別從搜索算法的搜索性能與通用性方面進(jìn)行提升。首先,通過(guò)對(duì)目標(biāo)矩陣進(jìn)行更準(zhǔn)確的描述與更有效的約束,規(guī)避不必要的搜索路徑,加快算法對(duì)優(yōu)質(zhì)解的搜索。然后,通過(guò)對(duì)搜索算法中相關(guān)參數(shù)和核心環(huán)節(jié)進(jìn)行通用化描述,提出一種通用ECC搜索算法。利用該算法ECC設(shè)計(jì)者僅需提供必要的設(shè)計(jì)參數(shù)便可實(shí)現(xiàn)ECC構(gòu)造規(guī)則與目標(biāo)編碼矩陣的轉(zhuǎn)化。基于該算法,本文實(shí)現(xiàn)一款自動(dòng)化ECC設(shè)計(jì)工具,具有ECC矩陣搜索、修正與檢測(cè)能力驗(yàn)證和故障注入等功能。在完成ECC構(gòu)造規(guī)則制定的情況下,該工具可執(zhí)行滿足相應(yīng)設(shè)計(jì)規(guī)則的目標(biāo)矩陣搜索過(guò)程。(2)低冗余突發(fā)錯(cuò)誤修正碼加固方法研究。本文分析了ECC加固技術(shù)面積開(kāi)銷中冗余開(kāi)銷的影響,認(rèn)為常用規(guī)模存儲(chǔ)器中低冗余特性是ECC加固技術(shù)考慮的重要因素。針對(duì)更加復(fù)雜的多位翻轉(zhuǎn)錯(cuò)誤模式,單位錯(cuò)誤修正與兩位相鄰錯(cuò)誤修正(Single Error Correction and Double Adjacent Error Correction,SEC-DAEC)碼和三位突發(fā)錯(cuò)誤修正(Triple Burst Error Correction,TBEC)碼已不能滿足系統(tǒng)設(shè)計(jì)者對(duì)可靠性的要求。本文對(duì)低冗余TBEC碼進(jìn)行優(yōu)化,在冗余度不變的情況下,實(shí)現(xiàn)相鄰四位錯(cuò)誤修正(Quadruple Adjacent Error Correction,QAEC)能力的擴(kuò)展。同時(shí),針對(duì)四位突發(fā)錯(cuò)誤,給出低冗余四位突發(fā)錯(cuò)誤修正(Quadruple Burst Error Correction,QBEC)碼的構(gòu)造規(guī)則,實(shí)現(xiàn)低冗余QBEC碼的構(gòu)造,其冗余位數(shù)量近似或等于最小理論值。(3)低延遲SEC-DAEC碼和TBEC碼加固方法研究。本文對(duì)ECC譯碼器各功能模塊的譯碼過(guò)程進(jìn)行了探討,分析了各功能模塊譯碼延遲的影響因素,總結(jié)出降低ECC譯碼延遲的有效途徑。利用冗余位與數(shù)據(jù)位位交織結(jié)構(gòu)以釋放由單位陣占用的輕重量列向量,降低奇偶校驗(yàn)矩陣最重行1的數(shù)量;提出校正子向量共享優(yōu)化技術(shù)以縮短校正子向量的匹配長(zhǎng)度。利用這些技術(shù)構(gòu)造具有低譯碼延遲的SEC-DAEC碼和TBEC碼,譯碼延遲開(kāi)銷低于或近似于單位錯(cuò)誤修正和兩位錯(cuò)誤檢測(cè)(Double Error Detecting,DED)的SEC-DED碼。(4)分塊邏輯位交錯(cuò)ECC加固方法研究。晶體管特征尺寸的縮小使得存儲(chǔ)器多位翻轉(zhuǎn)錯(cuò)誤模式可以包含5位甚至更多相鄰存儲(chǔ)位。如何實(shí)現(xiàn)高修正能力并可以有效地均衡冗余度與譯碼復(fù)雜度將成為ECC加固技術(shù)研究的難點(diǎn)。本文提出基于分塊邏輯位交錯(cuò)技術(shù)的多位突發(fā)錯(cuò)誤ECC加固方案。利用分塊邏輯位交錯(cuò)技術(shù)可以有效地融合矩陣碼的低譯碼延遲特性和低冗余線性分組碼的低冗余特性。通過(guò)選用一致性編碼SEC-DAEC碼和TBEC碼,可以構(gòu)造6、8和12位突發(fā)錯(cuò)誤修正ECC加固方案。通過(guò)構(gòu)造非一致性編碼,可以構(gòu)造5位突發(fā)錯(cuò)誤修正ECC加固方案。構(gòu)造的多位突發(fā)錯(cuò)誤修正ECC加固方案與矩陣碼相比具有低冗余優(yōu)勢(shì),譯碼延遲低于或接近于SEC-DED碼。

鄭穎[10](2020)在《并行BCH編解碼器的設(shè)計(jì)及驗(yàn)證》文中研究指明2019年,全球存儲(chǔ)器市場(chǎng)規(guī)模已經(jīng)達(dá)到1064億美元,與2012年相比增長(zhǎng)了86.67%,存儲(chǔ)器需求呈現(xiàn)高速增長(zhǎng)。同時(shí),存儲(chǔ)器國(guó)產(chǎn)化已經(jīng)成為國(guó)家戰(zhàn)略。所以存儲(chǔ)器研發(fā)非常重要。在從存儲(chǔ)器存取信息的過(guò)程中可能會(huì)產(chǎn)生數(shù)據(jù)錯(cuò)誤,因而需要使用糾錯(cuò)編碼技術(shù)降低存儲(chǔ)錯(cuò)誤的概率,以保證存儲(chǔ)器數(shù)據(jù)的穩(wěn)定性。本論文研究的并行BCH編解碼器能夠應(yīng)用到對(duì)面積要求高的可利用冗余空間較少的存儲(chǔ)器中。比如SD卡、U盤、手機(jī)里面的EMMC協(xié)議的閃存中都使用BCH糾錯(cuò)碼。本次設(shè)計(jì)著重優(yōu)化了譯碼器中KES模塊,復(fù)用其有限域乘法器,減少解碼器的面積。另外,本文還介紹了基于System Verilog語(yǔ)言的UVM驗(yàn)證方法學(xué),搭建了UVM驗(yàn)證平臺(tái),利用此平臺(tái)對(duì)上述BCH編解碼器進(jìn)行功能性和代碼覆蓋率等驗(yàn)證。本文還搭建了FPGA驗(yàn)證測(cè)試平臺(tái),包含VIO、隨機(jī)數(shù)發(fā)生器、編碼器、噪音發(fā)生器、解碼器和數(shù)據(jù)分析統(tǒng)計(jì)模塊,經(jīng)過(guò)驗(yàn)證,本次設(shè)計(jì)的BCH編解碼器達(dá)到了糾錯(cuò)32bit的設(shè)計(jì)要求。

二、BCH分組碼原理、實(shí)現(xiàn)及糾錯(cuò)性能分析(論文開(kāi)題報(bào)告)

(1)論文研究背景及目的

此處內(nèi)容要求:

首先簡(jiǎn)單簡(jiǎn)介論文所研究問(wèn)題的基本概念和背景,再而簡(jiǎn)單明了地指出論文所要研究解決的具體問(wèn)題,并提出你的論文準(zhǔn)備的觀點(diǎn)或解決方法。

寫法范例:

本文主要提出一款精簡(jiǎn)64位RISC處理器存儲(chǔ)管理單元結(jié)構(gòu)并詳細(xì)分析其設(shè)計(jì)過(guò)程。在該MMU結(jié)構(gòu)中,TLB采用叁個(gè)分離的TLB,TLB采用基于內(nèi)容查找的相聯(lián)存儲(chǔ)器并行查找,支持粗粒度為64KB和細(xì)粒度為4KB兩種頁(yè)面大小,采用多級(jí)分層頁(yè)表結(jié)構(gòu)映射地址空間,并詳細(xì)論述了四級(jí)頁(yè)表轉(zhuǎn)換過(guò)程,TLB結(jié)構(gòu)組織等。該MMU結(jié)構(gòu)將作為該處理器存儲(chǔ)系統(tǒng)實(shí)現(xiàn)的一個(gè)重要組成部分。

(2)本文研究方法

調(diào)查法:該方法是有目的、有系統(tǒng)的搜集有關(guān)研究對(duì)象的具體信息。

觀察法:用自己的感官和輔助工具直接觀察研究對(duì)象從而得到有關(guān)信息。

實(shí)驗(yàn)法:通過(guò)主支變革、控制研究對(duì)象來(lái)發(fā)現(xiàn)與確認(rèn)事物間的因果關(guān)系。

文獻(xiàn)研究法:通過(guò)調(diào)查文獻(xiàn)來(lái)獲得資料,從而全面的、正確的了解掌握研究方法。

實(shí)證研究法:依據(jù)現(xiàn)有的科學(xué)理論和實(shí)踐的需要提出設(shè)計(jì)。

定性分析法:對(duì)研究對(duì)象進(jìn)行“質(zhì)”的方面的研究,這個(gè)方法需要計(jì)算的數(shù)據(jù)較少。

定量分析法:通過(guò)具體的數(shù)字,使人們對(duì)研究對(duì)象的認(rèn)識(shí)進(jìn)一步精確化。

跨學(xué)科研究法:運(yùn)用多學(xué)科的理論、方法和成果從整體上對(duì)某一課題進(jìn)行研究。

功能分析法:這是社會(huì)科學(xué)用來(lái)分析社會(huì)現(xiàn)象的一種方法,從某一功能出發(fā)研究多個(gè)方面的影響。

模擬法:通過(guò)創(chuàng)設(shè)一個(gè)與原型相似的模型來(lái)間接研究原型某種特性的一種形容方法。

三、BCH分組碼原理、實(shí)現(xiàn)及糾錯(cuò)性能分析(論文提綱范文)

(1)基于BCH與LDPC算法的NAND Flash糾錯(cuò)方法研究(論文提綱范文)

摘要
abstract
1.研究背景及意義
    1.1 NAND Flash的發(fā)展及出錯(cuò)機(jī)制
    1.2 糾錯(cuò)算法的發(fā)展
    1.3 論文主要工作及結(jié)構(gòu)安排
2.糾錯(cuò)碼的理論基礎(chǔ)
    2.1 Galois域理論
    2.2 Galois域的構(gòu)造與運(yùn)算
    2.3 線性分組碼
3.BCH碼編解碼原理及編譯碼器的設(shè)計(jì)
    3.1 BCH碼的構(gòu)造
    3.2 BCH編碼原理
    3.3 BCH譯碼原理
        3.3.1 伴隨式計(jì)算原理
        3.3.2 錯(cuò)誤位置多項(xiàng)式求解原理
        3.3.3 chien搜索原理
    3.4 BCH編碼器的設(shè)計(jì)
        3.4.1 串行 BCH 編碼器
        3.4.2 使用lookahead技術(shù)的BCH并行編碼器
    3.5 BCH譯碼器的設(shè)計(jì)
        3.5.1 資源復(fù)用型伴隨式求解模塊設(shè)計(jì)
        3.5.2 判決樹(shù)型確定錯(cuò)誤位置多項(xiàng)式模塊設(shè)計(jì)
        3.5.3 使用提前終止方法的chien搜索模塊設(shè)計(jì)
        3.5.4 基于LUT結(jié)構(gòu)或組合邏輯結(jié)構(gòu)的有限域乘法器模塊設(shè)計(jì)
    3.6 BCH編譯碼器的整體結(jié)構(gòu)
    3.7 本章小結(jié)
4.LDPC編解碼原理及編譯碼器的設(shè)計(jì)
    4.1 LDPC編碼原理
    4.2 LDPC 解碼原理
    4.3 QC-LDPC的快速編碼器設(shè)計(jì)
    4.4 QC-LDPC的分層譯碼器設(shè)計(jì)
    4.5 QC-LDPC編譯碼器的性能仿真與驗(yàn)證
    4.6 高性能BCH與 LDPC級(jí)聯(lián)糾錯(cuò)系統(tǒng)的設(shè)計(jì)
    4.7 級(jí)聯(lián)糾錯(cuò)系統(tǒng)的性能仿真與驗(yàn)證
    4.8 本章小結(jié)
5.BCH與LDPC糾錯(cuò)系統(tǒng)實(shí)現(xiàn)及分析
    5.1 BCH 編譯碼器的實(shí)現(xiàn)與分析
    5.2 LDPC 編譯碼器的實(shí)現(xiàn)與分析
總結(jié)與展望
參考文獻(xiàn)
攻讀碩士期間發(fā)表的論文及所取得的研究成果
致謝

(2)星地高速數(shù)傳LDPC碼編譯碼算法及高效實(shí)現(xiàn)技術(shù)研究(論文提綱范文)

摘要
Abstract
縮略詞
第1章 緒論
    1.1 研究背景及意義
    1.2 國(guó)內(nèi)外研究現(xiàn)狀
        1.2.1 星地高速數(shù)傳發(fā)展現(xiàn)狀
        1.2.2 信道編碼發(fā)展現(xiàn)狀
        1.2.3 LDPC碼研究現(xiàn)狀
    1.3 面臨的挑戰(zhàn)及研究目標(biāo)
    1.4 論文研究?jī)?nèi)容
    1.5 論文創(chuàng)新工作
    1.6 論文組織結(jié)構(gòu)
第2章 LDPC碼基礎(chǔ)理論
    2.1 引言
    2.2 LDPC碼的基本概念
        2.2.1 線性分組碼
        2.2.2 LDPC碼及其表示方法
    2.3 LDPC碼的編碼算法
        2.3.1 直接編碼方法
        2.3.2 基于近似下三角形的編碼算法
        2.3.3 循環(huán)碼和準(zhǔn)循環(huán)碼的編碼算法
    2.4 LDPC碼的譯碼算法
        2.4.1 LDPC碼消息傳遞
        2.4.2 概率BP譯碼算法
        2.4.3 LLR BP譯碼算法
        2.4.4 最小和譯碼算法
        2.4.5 其它改進(jìn)算法
    2.5 本章小結(jié)
第3章 LDPC碼并行編碼算法及低復(fù)雜度可重構(gòu)編碼器設(shè)計(jì)
    3.1 引言
    3.2 LDPC碼并行編碼算法
        3.2.1 CCSDS近地應(yīng)用LDPC碼編碼算法
        3.2.2 并行編碼算法
    3.3 低復(fù)雜度可重構(gòu)LDPC編碼器設(shè)計(jì)
        3.3.1 總體架構(gòu)
        3.3.2 低復(fù)雜度設(shè)計(jì)
        3.3.3 并行度可重構(gòu)設(shè)計(jì)
    3.4 硬件實(shí)現(xiàn)與分析
        3.4.1 資源占用
        3.4.2 性能分析
    3.5 本章小結(jié)
第4章 LDPC碼快速編碼算法及高效低功耗編碼器設(shè)計(jì)
    4.1 引言
    4.2 LDPC碼快速編碼算法
        4.2.1 DVB-S2標(biāo)準(zhǔn)LDPC碼編碼算法
        4.2.2 快速累加并向遞歸編碼算法
    4.3 高效低功耗LDPC編碼器設(shè)計(jì)
        4.3.1 總體架構(gòu)
        4.3.2 高效低功耗設(shè)計(jì)
    4.4 硬件實(shí)現(xiàn)與分析
        4.4.1 資源占用
        4.4.2 功耗分析
        4.4.3 性能分析
    4.5 本章小結(jié)
第5章 VCM數(shù)傳系統(tǒng)高效FEC編碼器設(shè)計(jì)
    5.1 引言
    5.2 LEO衛(wèi)星VCM數(shù)傳系統(tǒng)
    5.3 高效FEC編碼器設(shè)計(jì)
        5.3.1 總體架構(gòu)
        5.3.2 BCH并行編碼算法及編碼器設(shè)計(jì)
        5.3.3 比特交織模塊設(shè)計(jì)
    5.4 硬件實(shí)現(xiàn)與分析
        5.4.1 仿真結(jié)果
        5.4.2 資源占用
        5.4.3 性能分析
    5.5 本章小結(jié)
第6章 LDPC碼串行譯碼算法及高速譯碼器設(shè)計(jì)
    6.1 引言
    6.2 LDPC碼靜態(tài)策略串行譯碼算法
        6.2.1 LBP譯碼算法
        6.2.2 SBP譯碼算法
    6.3 LDPC碼動(dòng)態(tài)策略串行譯碼算法
        6.3.1 RBP譯碼算法
        6.3.2 NW-RBP譯碼算法
        6.3.3 RB-LBP譯碼算法
        6.3.4 仿真結(jié)果與分析
    6.4 高速LDPC譯碼器設(shè)計(jì)
        6.4.1 譯碼器參數(shù)設(shè)計(jì)
        6.4.2 傳統(tǒng)部分并行架構(gòu)QC-LDPC譯碼器
        6.4.3 增強(qiáng)部分并行架構(gòu)高速LDPC譯碼器
        6.4.4 硬件實(shí)現(xiàn)與分析
    6.5 本章小結(jié)
第7章 總結(jié)與展望
    7.1 工作總結(jié)
    7.2 研究展望
參考文獻(xiàn)
致謝
作者簡(jiǎn)歷及攻讀學(xué)位期間發(fā)表的學(xué)術(shù)論文與研究成果

(3)LDPC編譯碼算法設(shè)計(jì)與應(yīng)用研究(論文提綱范文)

摘要
abstract
縮略詞表
第一章 緒論
    1.1 研究工作的背景與意義
    1.2 國(guó)內(nèi)外研究現(xiàn)狀與存在問(wèn)題
        1.2.1 聯(lián)合信源信道編碼
        1.2.2 DNA數(shù)據(jù)存儲(chǔ)編碼
        1.2.3 高密度奇偶校驗(yàn)碼的譯碼策略
    1.3 論文的主要貢獻(xiàn)與創(chuàng)新
    1.4 論文的結(jié)構(gòu)安排
第二章 理論基礎(chǔ)簡(jiǎn)介
    2.1 LDPC碼的構(gòu)造
        2.1.1 分組LDPC碼的表示方法
        2.1.2 原模圖LDPC碼的構(gòu)造
        2.1.3 基于原模圖的空間耦合LDPC碼的構(gòu)造
    2.2 BP迭代譯碼及其調(diào)度策略
        2.2.1 Flooding BP譯碼算法
        2.2.2 Shuffled BP譯碼算法
        2.2.3 Layered BP譯碼算法
    2.3 基于DP-LDPC碼的聯(lián)合信源信道編碼
        2.3.1 基于DP-LDPC碼的JSCC系統(tǒng)結(jié)構(gòu)
        2.3.2 DP-LDPC碼的編碼結(jié)構(gòu)
        2.3.3 DP-LDPC碼的譯碼結(jié)構(gòu)
        2.3.4 DP-LDPC碼的PEXIT分析算法
    2.4 DNA數(shù)據(jù)存儲(chǔ)系統(tǒng)
        2.4.1 DNA數(shù)據(jù)存儲(chǔ)系統(tǒng)結(jié)構(gòu)
        2.4.2 DNA數(shù)據(jù)存儲(chǔ)編碼
    2.5 本章小結(jié)
第三章 基于有限長(zhǎng)DP-LDPC碼的JSCC系統(tǒng)
    3.1 系統(tǒng)模型
    3.2 信源編碼對(duì)JSCC系統(tǒng)性能的影響
    3.3 有限長(zhǎng)DP-LDPC碼的F-JPEXIT-S算法
    3.4 有限長(zhǎng)DP-LDPC碼的級(jí)聯(lián)優(yōu)化設(shè)計(jì)方案
    3.5 基于模糊邏輯控制的JSCC速率分配策略
        3.5.1 碼率集合與原模圖結(jié)構(gòu)
        3.5.2 基于模糊邏輯控制器的自適應(yīng)速率分配
    3.6 仿真結(jié)果
    3.7 本章小結(jié)
第四章 改進(jìn)的基于SC-LDPC碼的JSCC系統(tǒng)
    4.1 任意時(shí)刻傳輸系統(tǒng)
    4.2 JSCAC系統(tǒng)模型
    4.3 JSCAC系統(tǒng)的級(jí)聯(lián)編碼結(jié)構(gòu)
    4.4 JSCAC系統(tǒng)的部分更新聯(lián)合擴(kuò)展窗譯碼
    4.5 仿真結(jié)果
        4.5.1 JSCAC系統(tǒng)對(duì)于高信源統(tǒng)計(jì)概率短碼長(zhǎng)序列的糾錯(cuò)性能
        4.5.2 部分更新聯(lián)合擴(kuò)展窗譯碼策略(PJEWD)的性能分析
        4.5.3 與現(xiàn)有JSCC方案的性能比較
    4.6 本章小結(jié)
第五章 非對(duì)稱受限D(zhuǎn)NA存儲(chǔ)信道的原模圖LDPC碼優(yōu)化設(shè)計(jì)
    5.1 非對(duì)稱DNA測(cè)序信道建模
        5.1.1 納米孔測(cè)序信道的非對(duì)稱替換錯(cuò)誤模型
        5.1.2 Illumina測(cè)序信道的非對(duì)稱替換錯(cuò)誤模型
    5.2 非對(duì)稱受限D(zhuǎn)NA存儲(chǔ)信道的混合編碼系統(tǒng)
        5.2.1 混合編碼系統(tǒng)模型
        5.2.2 受限D(zhuǎn)NA存儲(chǔ)信道的變長(zhǎng)RLL碼
        5.2.3 混合編碼系統(tǒng)的編碼策略
        5.2.4 混合編碼系統(tǒng)的譯碼策略
    5.3 非對(duì)稱受限D(zhuǎn)NA存儲(chǔ)信道的原模圖LDPC碼優(yōu)化設(shè)計(jì)
        5.3.1 改進(jìn)的原模圖EXIT算法
        5.3.2 納米孔測(cè)序信道的原模圖LDPC碼優(yōu)化設(shè)計(jì)
        5.3.3 Illumina測(cè)序信道的原模圖LDPC碼優(yōu)化設(shè)計(jì)
    5.4 仿真結(jié)果
    5.5 本章小結(jié)
第六章 LDPC譯碼迭代及調(diào)度策略在HDPC碼的推廣應(yīng)用
    6.1 高密度奇偶校驗(yàn)碼簡(jiǎn)介
    6.2 自適應(yīng)BP譯碼算法
    6.3 基于擾動(dòng)的自適應(yīng)BP譯碼算法
        6.3.1 基于擾動(dòng)的不可靠比特位映射方案
        6.3.2 部分更新分層調(diào)度策略
        6.3.3 動(dòng)態(tài)混合調(diào)度策略
    6.4 復(fù)雜度分析
    6.5 仿真結(jié)果
    6.6 本章小結(jié)
第七章 全文總結(jié)與展望
    7.1 全文總結(jié)
    7.2 后續(xù)工作展望
致謝
參考文獻(xiàn)
附錄
攻讀博士學(xué)位期間取得的成果

(4)新型非易失性存儲(chǔ)器檢錯(cuò)糾錯(cuò)電路設(shè)計(jì)(論文提綱范文)

摘要
abstract
第一章 緒論
    1.1 課題的研究意義與背景
    1.2 國(guó)內(nèi)外研究現(xiàn)狀與發(fā)展態(tài)勢(shì)
        1.2.1 新型存儲(chǔ)器的開(kāi)發(fā)情況概括
        1.2.2 檢錯(cuò)糾錯(cuò)電路的研究現(xiàn)狀
    1.3 論文的研究?jī)?nèi)容與結(jié)構(gòu)安排
第二章 新型存儲(chǔ)器與糾錯(cuò)電路概述
    2.1 幾種新型非易失性存儲(chǔ)器的介紹
        2.1.1 MRAM磁性存儲(chǔ)器
        2.1.2 FRAM鐵電存儲(chǔ)器
        2.1.3 PRAM相變存儲(chǔ)器
    2.2 存儲(chǔ)器對(duì)檢錯(cuò)糾錯(cuò)電路的需求分析
    2.3 檢錯(cuò)糾錯(cuò)電路的原理及功能
        2.3.1 糾錯(cuò)碼原理介紹
        2.3.2 線性分組碼介紹
    2.4 本章小結(jié)
第三章 幾種用于存儲(chǔ)器的檢錯(cuò)糾錯(cuò)電路研究與設(shè)計(jì)
    3.1 漢明碼的研究與設(shè)計(jì)
        3.1.1 糾檢錯(cuò)原理與編解碼算法
        3.1.2 編解碼模塊設(shè)計(jì)
        3.1.3 漢明碼糾一檢二的參數(shù)化模塊設(shè)計(jì)
    3.2 BCH碼的研究與設(shè)計(jì)
        3.2.1 糾檢錯(cuò)原理與編解碼算法
        3.2.2 編解碼模塊設(shè)計(jì)
    3.3 LDPC碼的研究與學(xué)習(xí)
        3.3.1 糾檢錯(cuò)原理與編解碼算法
    3.4 本章小結(jié)
第四章 不同算法的檢錯(cuò)糾錯(cuò)電路的驗(yàn)證與比較
    4.1 對(duì)糾錯(cuò)電路的驗(yàn)證平臺(tái)的搭建
        4.1.1 驗(yàn)證系統(tǒng)方案
        4.1.2 驗(yàn)證平臺(tái)搭建
    4.2 測(cè)試驗(yàn)證流程和結(jié)果分析
        4.2.1 數(shù)據(jù)編碼驗(yàn)證
        4.2.2 數(shù)據(jù)解碼驗(yàn)證
    4.3 資源占用情況及性能分析
    4.4 本章小結(jié)
第五章 基于漢明碼的MRAM控制器的設(shè)計(jì)與實(shí)現(xiàn)
    5.1 MRAM控制器設(shè)計(jì)
        5.1.1 控制器架構(gòu)設(shè)計(jì)
        5.1.2 命令處理模塊
        5.1.3 數(shù)據(jù)處理模塊
    5.2 MRAM控制器中檢錯(cuò)糾錯(cuò)電路的實(shí)現(xiàn)
        5.2.1 漢明碼檢錯(cuò)糾錯(cuò)電路的設(shè)計(jì)
        5.2.2 漢明碼檢錯(cuò)糾錯(cuò)電路的驗(yàn)證
        5.2.3 檢錯(cuò)糾錯(cuò)電路的邏輯綜合與結(jié)果分析
        5.2.4 利用檢錯(cuò)糾錯(cuò)電路清理MRAM中的錯(cuò)誤信息
    5.3 本章小結(jié)
第六章 總結(jié)與展望
致謝
參考文獻(xiàn)
攻讀碩士學(xué)位期間取得的成果

(5)線性分組碼參數(shù)的盲識(shí)別方法研究(論文提綱范文)

摘要
abstract
第一章 緒論
    1.1 研究背景
    1.2 研究意義
    1.3 研究現(xiàn)狀
    1.4 本論文的結(jié)構(gòu)安排
第二章 線性分組碼參數(shù)盲識(shí)別的理論基礎(chǔ)
    2.1 引言
    2.2 信道編碼概述
        2.2.1 信道編碼基本原理
        2.2.2 信道編碼盲識(shí)別
    2.3 線性分組碼概述
        2.3.1 線性分組碼的定義
        2.3.2 線性分組碼的相關(guān)概念
        2.3.3 線性分組碼的生成矩陣和校驗(yàn)矩陣
        2.3.4 線性分組碼盲識(shí)別的相關(guān)參數(shù)
    2.4 本章小結(jié)
第三章 線性分組碼的碼長(zhǎng)識(shí)別算法
    3.1 引言
    3.2 秩準(zhǔn)則法
        3.2.1 “秩虧”原理
        3.2.2 算法流程
        3.2.3 算法仿真與分析
    3.3 碼重分析法
        3.3.1 相關(guān)原理與概念
        3.3.2 算法流程
        3.3.3 算法仿真與分析
    3.4 基于歸一化列重向量余弦相似度的碼長(zhǎng)識(shí)別法
        3.4.1 相關(guān)原理與概念
        3.4.2 數(shù)學(xué)模型
        3.4.3 算法流程
        3.4.4 算法仿真與分析
    3.5 本章小結(jié)
第四章 線性分組碼的校驗(yàn)矩陣重建算法
    4.1 引言
    4.2 高斯解方程法
    4.3 Walsh Hadamard變換法
        4.3.1 Walsh Hadamard變換求解含錯(cuò)方程組
        4.3.2 Walsh Hadamard變換重建校驗(yàn)矩陣
        4.3.3 算法仿真與分析
    4.4 關(guān)聯(lián)規(guī)則挖掘法
        4.4.1 相關(guān)原理與概念
        4.4.2 Apriori算法
        4.4.3 數(shù)學(xué)模型
        4.4.4 算法設(shè)計(jì)
        4.4.5 算法實(shí)例
        4.4.6 算法仿真與分析
    4.5 本章小結(jié)
第五章 總結(jié)與展望
    5.1 總結(jié)
    5.2 進(jìn)一步工作展望
致謝
參考文獻(xiàn)
攻讀碩士學(xué)位期間取得的成果

(6)基于閃存陣列的高速大容量存儲(chǔ)器訪問(wèn)和管理技術(shù)研究(論文提綱范文)

摘要
abstract
1.緒論
    1.1 課題研究背景及意義
    1.2 國(guó)內(nèi)外研究現(xiàn)狀
        1.2.1 航天器存儲(chǔ)系統(tǒng)國(guó)內(nèi)外研究現(xiàn)狀
        1.2.2 閃存陣列訪問(wèn)和管理技術(shù)國(guó)內(nèi)外研究現(xiàn)狀
    1.3 主要研究?jī)?nèi)容及論文結(jié)構(gòu)
2.星載固存需求分析及NAND Flash內(nèi)部結(jié)構(gòu)協(xié)議
    2.1 星載固存需求分析
    2.2 NAND Flash存儲(chǔ)陣列
        2.2.1 NAND Flash芯片內(nèi)部結(jié)構(gòu)和協(xié)議
        2.2.2 芯片接口時(shí)序
    2.3 本章小結(jié)
3.基于ONFI3.0協(xié)議的并行流水線訪問(wèn)邏輯設(shè)計(jì)
    3.1 片內(nèi)流水與片間流水結(jié)合的訪問(wèn)方案
    3.2 基于ONFI3.0協(xié)議的閃存初始化
    3.3 NV-DDR模式下的芯片寫操作
        3.3.1 NV-DDR模式寫入指令分析
        3.3.2 雙Plan與多LUN流水線寫入方案
        3.3.3 多LUN流水線方案
    3.4 讀取Flash芯片操作
    3.5 Flash擦除操作
    3.6 行為級(jí)仿真驗(yàn)證
    3.7 總結(jié)
4.基于FPGA的閃存陣列高速管理技術(shù)
    4.1 引言
    4.2 操作命令仲裁模塊
    4.3 壞塊管理和文件管理介紹
    4.4 壞塊管理設(shè)計(jì)與實(shí)現(xiàn)
        4.4.1 常用壞塊管理方案
        4.4.2 本文采用的壞塊管理方法
    4.5 文件管理
        4.5.1 文件管理方案
        4.5.2 地址預(yù)取方案
    4.6 硬件實(shí)現(xiàn)及仿真驗(yàn)證
    4.7 總結(jié)
5.基于FPGA的 BCH檢糾錯(cuò)碼設(shè)計(jì)與實(shí)現(xiàn)
    5.1 BCH編碼數(shù)理基礎(chǔ)
        5.1.1 群和域
        5.1.2 有限域
        5.1.3 線性分組碼和循環(huán)碼
        5.1.4 二進(jìn)制BCH碼的參數(shù)含義
    5.2 BCH編碼原理及硬件設(shè)計(jì)
        5.2.1 BCH編碼過(guò)程
        5.2.2 BCH編碼電路實(shí)現(xiàn)
    5.3 BCH譯碼電路實(shí)現(xiàn)
        5.3.1 譯碼流程
        5.3.2 譯碼算法中的乘法運(yùn)算法則
        5.3.3 伴隨式計(jì)算
        5.3.4 錯(cuò)誤位置多項(xiàng)式計(jì)算
        5.3.5 錢氏搜索
    5.4 仿真驗(yàn)證
    5.5 總結(jié)
6 實(shí)驗(yàn)驗(yàn)證與分析
    6.1 驗(yàn)證方法
    6.2 NAND Flash陣列接口驗(yàn)證
    6.3 NAND Flash陣列吞吐率和誤碼率驗(yàn)證
7 總結(jié)及展望
參考文獻(xiàn)
攻讀碩士學(xué)位期間發(fā)表的論文及所取得的研究成果
致謝

(7)光通信中空間耦合碼的設(shè)計(jì)與譯碼算法研究(論文提綱范文)

摘要
ABSTRACT
符號(hào)對(duì)照表
縮略語(yǔ)對(duì)照表
第一章 緒論
    1.1 研究背景
    1.2 國(guó)內(nèi)外研究現(xiàn)狀
        1.2.1 光通信概述
        1.2.2 光通信中的編碼技術(shù)
        1.2.3 空間耦合碼的發(fā)展
    1.3 論文的研究?jī)?nèi)容及行文安排
第二章 系統(tǒng)模型及糾錯(cuò)碼基本原理
    2.1 光通信系統(tǒng)模型
    2.2 無(wú)線光通信的信道模型及調(diào)制技術(shù)
        2.2.1 無(wú)線光通信的信道模型
        2.2.2 無(wú)線光通信的調(diào)制方式
    2.3 BCH碼的基本原理
        2.3.1 BCH碼的編碼原理
        2.3.2 BCH碼的譯碼算法
        2.3.3 RS碼介紹
    2.4 LDPC碼的基本原理
        2.4.1 LDPC碼的基本概念
        2.4.2 LDPC碼的譯碼算法
    2.5 自正交碼介紹
第三章 Staircase碼及其軟判決譯碼算法
    3.1 Staircase碼的基本原理
        3.1.1 Braided分組碼簡(jiǎn)介
        3.1.2 Staircase碼的編碼過(guò)程
        3.1.3 Staircase碼與乘積碼的比較
    3.2 Staircase碼的硬判決譯碼算法
        3.2.1 迭代硬判決譯碼算法
        3.2.2 結(jié)合軟信息的硬判決譯碼算法
        3.2.3 復(fù)雜度比較與仿真結(jié)果分析
    3.3 Staircase碼的軟判決譯碼算法
        3.3.1 迭代軟判決譯碼算法
        3.3.2 復(fù)雜度比較與仿真結(jié)果分析
        3.3.3 自適應(yīng)軟判決譯碼算法
    3.4 乘積碼在突發(fā)刪除信道上的性能
    3.5 本章小結(jié)
第四章 空間耦合碼在無(wú)線光通信系統(tǒng)中的性能
    4.1 基于BMST的無(wú)線光通信系統(tǒng)
        4.1.1 BMST的編碼過(guò)程
        4.1.2 BMST的譯碼算法
        4.1.3 BMST在無(wú)線光通信系統(tǒng)中的性能
    4.2 基于braided自正交碼的無(wú)線光通信系統(tǒng)
        4.2.1 Braided自正交碼的編碼過(guò)程
        4.2.2 Braided自正交碼的迭代雙滑窗譯碼算法
        4.2.3 Braided自正交碼在無(wú)線光通信系統(tǒng)中的性能
    4.3 本章小結(jié)
第五章 總結(jié)與展望
    5.1 研究總結(jié)
    5.2 研究展望
參考文獻(xiàn)
致謝
作者簡(jiǎn)介

(8)差錯(cuò)控制編碼在BRAM及固態(tài)存儲(chǔ)系統(tǒng)中的設(shè)計(jì)與應(yīng)用(論文提綱范文)

摘要
abstract
第一章 緒論
    1.1 研究工作的背景與意義
        1.1.1 三維閃存發(fā)展趨勢(shì)下的糾錯(cuò)需求
        1.1.2 輻射環(huán)境下的FPGA
        1.1.3 差錯(cuò)控制方式的緣起與沿革
    1.2 國(guó)內(nèi)外研究現(xiàn)狀
    1.3 本文的研究?jī)?nèi)容與結(jié)構(gòu)安排
第二章 半導(dǎo)體存儲(chǔ)器的出錯(cuò)機(jī)制及ECC基礎(chǔ)
    2.1 NAND Flash結(jié)構(gòu)及其可靠性退化機(jī)制
        2.1.1 NAND Flash閃存器件的特性和結(jié)構(gòu)
        2.1.2 NAND Flash顆??煽啃酝嘶奈锢頇C(jī)制
    2.2 FGPA內(nèi)嵌BRAM的結(jié)構(gòu)及其輻照效應(yīng)的多位翻轉(zhuǎn)機(jī)理
        2.2.1 SRAM的結(jié)構(gòu)
        2.2.2 輻照環(huán)境下的BRAM多位翻轉(zhuǎn)機(jī)理
        2.2.3 基于差錯(cuò)控制編碼的系統(tǒng)級(jí)加固方法的優(yōu)勢(shì)
    2.3 差錯(cuò)控制編碼的數(shù)學(xué)基礎(chǔ)與容錯(cuò)糾錯(cuò)理論
        2.3.1 有限域基礎(chǔ)
        2.3.2 有限域上的多項(xiàng)式
        2.3.2.1 本原元
        2.3.2.2 本原多項(xiàng)式
        2.3.2.3 生成多項(xiàng)式
        2.3.3 線性分組碼與循環(huán)碼
    2.4 本章小結(jié)
第三章 BRAM的檢錯(cuò)糾錯(cuò)設(shè)計(jì)和抗輻照加固
    3.1 適用于36KBRAM的漢明碼
        3.1.1 漢明碼糾檢錯(cuò)原理
        3.1.2 漢明-奇偶校驗(yàn)提升可靠性
        3.1.3 仿真結(jié)果
    3.2 基于RS碼的BRAM多位翻轉(zhuǎn)加固設(shè)計(jì)
        3.2.1 RS碼算法基礎(chǔ)
        3.2.2 適用于BRAM抗多位翻轉(zhuǎn)的RS碼設(shè)計(jì)
        3.2.2.1 RS碼的經(jīng)典編譯碼方式
        3.2.2.2 基于乘法矩陣的RS碼設(shè)計(jì)
        3.2.3 RS碼抗多位翻轉(zhuǎn)仿真結(jié)果及分析
    3.3 本章小結(jié)
第四章 固態(tài)存儲(chǔ)控制系統(tǒng)中的糾錯(cuò)算法設(shè)計(jì)
    4.1 固態(tài)存儲(chǔ)主控制器的架構(gòu)
    4.2 LDPC碼算法及本文的編解碼方案
        4.2.1 LDPC碼的表示方式
        4.2.2 LDPC編譯碼算法
    4.3 基于NAND Flash駐留錯(cuò)誤的LDPC算法設(shè)計(jì)與優(yōu)化
        4.3.1 Flash駐留錯(cuò)誤測(cè)試與建模
        4.3.2 MLC NAND Flash兩次讀信道最大平均互信息量化
        4.3.3 仿真結(jié)果及分析
    4.4 本章小結(jié)
第五章 全文總結(jié)與展望
致謝
參考文獻(xiàn)
攻讀碩士學(xué)位期間取得的成果

(9)SRAM存儲(chǔ)器抗多位翻轉(zhuǎn)ECC加固設(shè)計(jì)技術(shù)研究(論文提綱范文)

摘要
ABSTRACT
第1章 緒論
    1.1 課題背景及研究意義
    1.2 SRAM存儲(chǔ)器中單粒子翻轉(zhuǎn)
        1.2.1 MCU影響因素
        1.2.2 MBU錯(cuò)誤圖樣
    1.3 SRAM存儲(chǔ)器ECC加固技術(shù)研究現(xiàn)狀
        1.3.1 隨機(jī)錯(cuò)誤ECC加固技術(shù)研究現(xiàn)狀
        1.3.2 連續(xù)錯(cuò)誤ECC加固技術(shù)研究現(xiàn)狀
    1.4 相關(guān)研究工作評(píng)述
    1.5 論文主要研究?jī)?nèi)容
第2章 通用ECC奇偶校驗(yàn)矩陣搜索算法研究
    2.1 引言
    2.2 線性分組碼原理
        2.2.1 線性分組碼編碼原理
        2.2.2 線性分組碼譯碼原理
    2.3 奇偶校驗(yàn)矩陣搜索算法
        2.3.1 基本搜索算法
        2.3.2 基本搜索算法優(yōu)化
    2.4 通用ECC搜索算法
        2.4.1 參數(shù)通用化描述
        2.4.2 校正子向量唯一性判斷通用化描述
        2.4.3 ECC搜索算法通用化
    2.5 本章小結(jié)
第3章 低冗余突發(fā)錯(cuò)誤修正碼加固方法研究
    3.1 引言
    3.2 ECC冗余開(kāi)銷影響分析
    3.3 TBEC-QAEC碼構(gòu)造方法
        3.3.1 校正子向量需求分析
        3.3.2 校正子向量唯一性分析
        3.3.3 奇偶校驗(yàn)矩陣搜索
        3.3.4 編譯碼過(guò)程及電路設(shè)計(jì)
        3.3.5 功能驗(yàn)證與性能分析
    3.4 低冗余QBEC碼構(gòu)造方法
        3.4.1 校正子向量需求分析
        3.4.2 校正子向量唯一性分析
        3.4.3 奇偶校驗(yàn)矩陣搜索
        3.4.4 編譯碼電路設(shè)計(jì)
        3.4.5 功能驗(yàn)證與性能分析
    3.5 本章小結(jié)
第4章 低延遲DAEC碼和TBEC碼加固方法研究
    4.1 引言
    4.2 ECC譯碼器延遲開(kāi)銷分析
    4.3 低延遲SEC-DAEC碼構(gòu)造方法
        4.3.1 SEC-DAEC碼構(gòu)造規(guī)則
        4.3.2 冗余位與數(shù)據(jù)位位交織
        4.3.3 校正子向量共享優(yōu)化
        4.3.4 奇偶校驗(yàn)矩陣搜索算法
        4.3.5 電路實(shí)現(xiàn)及性能分析
    4.4 低延遲TBEC碼構(gòu)造方法
        4.4.1 系統(tǒng)結(jié)構(gòu)TBEC碼優(yōu)化分析
        4.4.2 位交織結(jié)構(gòu)TBEC碼構(gòu)造
        4.4.3 性能分析
    4.5 本章小結(jié)
第5章 分塊邏輯位交錯(cuò)ECC加固方法研究
    5.1 引言
    5.2 ECC冗余度、譯碼復(fù)雜度和修正能力綜合分析
    5.3 分塊邏輯位交錯(cuò)技術(shù)研究
    5.4 基于一致性編碼的突發(fā)錯(cuò)誤修正ECC方案
        5.4.1 構(gòu)造方法
        5.4.2 電路實(shí)現(xiàn)
        5.4.3 方案有效性評(píng)估
        5.4.4 性能分析
    5.5 基于非一致性編碼的突發(fā)錯(cuò)誤修正ECC方案
        5.5.1 構(gòu)造方法
        5.5.2 電路實(shí)現(xiàn)
        5.5.3 性能分析
    5.6 本章小結(jié)
結(jié)論
參考文獻(xiàn)
攻讀博士學(xué)位期間發(fā)表的論文及其他成果
致謝
個(gè)人簡(jiǎn)歷
附錄:縮略語(yǔ)表

(10)并行BCH編解碼器的設(shè)計(jì)及驗(yàn)證(論文提綱范文)

摘要
ABSTRACT
第1章 緒論
    1.1 研究背景和意義
        1.1.1 課題背景
        1.1.2 BCH碼研究現(xiàn)狀
    1.2 本文研究?jī)?nèi)容和結(jié)構(gòu)
第2章 BCH碼相關(guān)基礎(chǔ)知識(shí)
    2.1 有限域的基本知識(shí)
        2.1.1 群、域的基本概念
        2.1.2 有限域及其運(yùn)算
    2.2 BCH碼基本知識(shí)
        2.2.1 線性分組碼和循環(huán)碼
        2.2.2 BCH碼編碼算法簡(jiǎn)介
        2.2.3 BCH碼解碼算法簡(jiǎn)介
    2.3 本章小結(jié)
第3章 BCH編譯碼器的算法及架構(gòu)介紹
    3.1 BCH編碼器算法和架構(gòu)
        3.1.1 串行BCH編碼器的電路實(shí)現(xiàn)
        3.1.2 并行BCH編碼器的電路實(shí)現(xiàn)
    3.2 BCH解碼器算法和架構(gòu)
        3.2.1 校正子計(jì)算
        3.2.2 錢搜索
        3.2.3 關(guān)鍵方程求解
    3.3 本章小結(jié)
第4章 并行BCH編解碼器的實(shí)現(xiàn)和優(yōu)化
    4.1 BCH編碼器的硬件實(shí)現(xiàn)及結(jié)果分析
        4.1.1 BCH編碼器實(shí)現(xiàn)架構(gòu)
        4.1.2 BCH編碼器接口說(shuō)明
        4.1.3 BCH編碼器硬件資源
    4.2 并行BCH解碼器的實(shí)現(xiàn)和優(yōu)化
        4.2.1 SC模塊并行實(shí)現(xiàn)
        4.2.2 KES模塊電路優(yōu)化及實(shí)現(xiàn)
        4.2.3 CS模塊并行模塊
        4.2.4 BCH解碼器接口說(shuō)明
        4.2.5 BCH解碼器硬件資源
    4.3 本章小結(jié)
第5章 UVM驗(yàn)證和FPGA驗(yàn)證
    5.1 UVM驗(yàn)證
        5.1.1 為什么要使用UVM驗(yàn)證方法
        5.1.2 UVM平臺(tái)搭建
        5.1.3 建造、啟動(dòng)測(cè)試用例及結(jié)果分析
        5.1.4 覆蓋率測(cè)試
    5.2 FPGA驗(yàn)證
    5.3 本章小結(jié)
第6章 總結(jié)與展望
    6.1 本文總結(jié)
    6.2 未來(lái)工作
參考文獻(xiàn)
碩士期間參與的項(xiàng)目和取得的成果
    成果
    項(xiàng)目
致謝

四、BCH分組碼原理、實(shí)現(xiàn)及糾錯(cuò)性能分析(論文參考文獻(xiàn))

  • [1]基于BCH與LDPC算法的NAND Flash糾錯(cuò)方法研究[D]. 劉洋. 中北大學(xué), 2021(09)
  • [2]星地高速數(shù)傳LDPC碼編譯碼算法及高效實(shí)現(xiàn)技術(shù)研究[D]. 康婧. 中國(guó)科學(xué)院大學(xué)(中國(guó)科學(xué)院國(guó)家空間科學(xué)中心), 2021(01)
  • [3]LDPC編譯碼算法設(shè)計(jì)與應(yīng)用研究[D]. 鄧?yán)? 電子科技大學(xué), 2021(01)
  • [4]新型非易失性存儲(chǔ)器檢錯(cuò)糾錯(cuò)電路設(shè)計(jì)[D]. 曠嵩. 電子科技大學(xué), 2021(01)
  • [5]線性分組碼參數(shù)的盲識(shí)別方法研究[D]. 戴莉. 電子科技大學(xué), 2021(01)
  • [6]基于閃存陣列的高速大容量存儲(chǔ)器訪問(wèn)和管理技術(shù)研究[D]. 雷文彬. 中北大學(xué), 2020(10)
  • [7]光通信中空間耦合碼的設(shè)計(jì)與譯碼算法研究[D]. 竇欣. 西安電子科技大學(xué), 2020(05)
  • [8]差錯(cuò)控制編碼在BRAM及固態(tài)存儲(chǔ)系統(tǒng)中的設(shè)計(jì)與應(yīng)用[D]. 余藝. 電子科技大學(xué), 2020(01)
  • [9]SRAM存儲(chǔ)器抗多位翻轉(zhuǎn)ECC加固設(shè)計(jì)技術(shù)研究[D]. 李家強(qiáng). 哈爾濱工業(yè)大學(xué), 2020(01)
  • [10]并行BCH編解碼器的設(shè)計(jì)及驗(yàn)證[D]. 鄭穎. 南京大學(xué), 2020(02)

標(biāo)簽:;  ;  ;  ;  ;  

BCH分組碼原理、實(shí)現(xiàn)及糾錯(cuò)性能分析
下載Doc文檔

猜你喜歡